ENSCON 電路模擬實驗室
Circuit simulation lab · ngspice in your browser

填你的電路參數，
看哪裡會先出問題。

二十四個計算器：突波（IEC 61000-4-5）、ESD（IEC 61000-4-2）、跨電源域倒灌檢查（讀你的 netlist）、I2C／SMBus 上拉、LDO 負載暫態、TDR／傳輸線、阻抗、串音、差動對 skew、過孔殘段、插入損失預算（PCIe／USB3／USB4）、晶振負載電容、電源阻抗 PDN、磁珠＋電容濾波、輸出電壓公差、湧入電流、DC-DC 降壓、上電時序＋控制線、Level shifter 倒灌。照 datasheet 填元件值，真的 SPICE 引擎在你的瀏覽器裡即時重算，每個模型都附上跟原廠與規範數據的誤差。資料不離開你的電腦。

316 項對照規範與原廠數據
24 種可以用的計算器
0位元組離開你的電腦
預設元件的即時結果預先算好的結果
4 kV 突波 × 乙太網路 Bob Smith（SIDACtor VS 530 V＋75 Ω＋1000 pF）
SIDACtor 峰值電流34.3 A原廠額定 400 A，用掉 9%撐得住75 Ω 終端電阻吸收能量2962 mJ要對照電阻的脈衝額定要看規格
8 kV ESD × TVS（膝點 9.3 V，直接並在 IC 腳位）
IC 內部二極體峰值電流19.1 AHBM 2 kV 等級約 1.33 A超過IC 腳位 5 ns 後最高電壓19.3 VIC 絕對最大 3.6 V超過
點任一列進到那個計算器，換成你的元件值，數字會即時重算
00 · TOOLS

能模擬什麼

每一個工具都能填你自己的元件值、即時重算，並列出跟原廠或規範數據的誤差。標「製作中」的還不能用，我們不把沒做完的東西放上來充數。

可以用突波保護計算器IEC 61000-4-5 組合波打進乙太網路 Bob Smith 終端：每顆元件的峰值電流、能量、對 datasheet 額定的餘裕8 項對照 · 最大誤差 7.8% 可以用Level shifter 倒灌檢查雙 N-MOS 四種電源狀態 × 一顆／兩顆：各點電壓、倒灌電流、接收端落在哪個邏輯區與命令列 ngspice 一致 可以用ESD 保護計算器IEC 61000-4-2 接觸放電打進 TVS：IC 腳位電壓、TVS 與 IC 內部二極體各扛多少電流、串電阻的效果產生器對 TI SLVA233A · TVS 對 TI 量測圖 可以用跨電源域倒灌檢查器貼上或選取你的 netlist：找出 S5 上拉接 S0 晶片這類跨電源域的點，點一筆就直接模擬倒灌電流KiCad .net／.xml、CSV · 示範電路 3/3 抓到 可以用上電時序最多 4 條電源軌、PG 串接：每條到達門檻與 PG 的時間、湧入電流對解析解 3 項 · 差 ≤1.3% 可以用TDR／傳輸線三段線＋負載：阻抗對距離、負載端過衝、S 參數（可下載 .s2p）、眼圖反射解析 ≤0.002% · 有損 ≤0.054% · S 參數讀寫 · 眼圖 可以用阻抗計算器微帶線／帶狀線、單線／差動、含銅厚：阻抗、εeff、延遲；輸入目標阻抗反推線寬2D 電場數值解 · 對 Polar 商用場解 ≤1.1% · 對實測微帶線 −0.01%（εr 由同組量測反推） 可以用串音（兩條平行線）微帶線或帶狀線，線寬、間距、板厚、平行長度、上升時間：近端與遠端串音，間距要拉多開才夠對解析式 5 項 · 差 ≤0.12% · 公式對 2D 場解 ≤0.13% 可以用差動對對內 skew兩條長度差 → 時間差、共模雜訊、眼高，對照 USB／PCIe／DP／HDMI 的限制（附原廠文件頁碼）對解析 4 項 · 差 ≤0.005% 可以用過孔殘段（via stub）殘段長度 → 共振頻率、在你的資料速率下損失多少、眼圖；要不要背鑽ngspice 對解析 5 項 · 差 ≤0.021% 可以用IBIS 驅動器讀原廠 .ibs 檔（檔案只在你的瀏覽器裡讀），接串聯電阻、傳輸線、負載，看負載端過衝與延遲對電晶體級驅動器：延遲 24 項 ≤2.6%、眼圖 6 項 ≤4.7% · 另 4 項自檢 可以用插入損失預算疊構＋板材 Df＋銅箔粗糙度＋長度＋過孔 → Nyquist 損耗，分項看哪個吃最多，對照 PCIe／USB 預算對 Pozar 公式與公開實測 5 項 · 差 ≤3.9% 可以用湧入電流負載開關 CT／上升時間 → 湧入電流與能量；直接接大電容的峰值（R、L、C）；保險絲 I²t 夠不夠對 TI、Vishay 算例與 TI 實測 7 項 · 差 ≤12.4% 可以用走線載流與溫升電流＋允許溫升＋銅厚 → 最小線寬（或反算可過電流）；IPC-2221 與依 IPC-2152 數據的擬合式並列，附電阻、壓降、發熱對公開論文的 IPC-2152 數字 2 項 · 差 ≤17.3% 可以用走線熔斷電流故障電流＋時間 → 最小線寬，或線寬＋電流 → 幾秒熔斷；Onderdonk 公式，附論文熱模擬的實際倍數對銅物性推導與論文例題 2 項 · 差 ≤0.82% 可以用開關節點 RC 緩衝器量到的振鈴頻率＋加一顆電容後的新頻率 → 寄生電容、電感、建議的緩衝電阻與電容、電阻功耗對 ROHM 實測例題 4 項 · 差 ≤0.30% 可以用輸出電壓公差VREF 精度、回授電阻公差、溫漂、偏壓電流 → 最壞情況、±3σ、蒙地卡羅超規比例，列出每一項佔多少對封閉式、RSS 與 TI 算例 8 項 · 差 ≤0.84% 可以用磁珠濾波磁珠＋電容會不會在某個頻率放大雜訊、放大多少；三種阻尼比較；IC 往回看的電源阻抗解析式對 ngspice 與二階封閉解 4 項 · 差 ≤0.11%；ADI 公開量測讀圖對照：峰值頻率 -14%、峰高多 12.1 dB（源阻抗當 0 時；源阻抗約 2 Ω 可解釋，此值由量測反推、不計分） 可以用晶振負載電容外掛電容 C1、C2 → 負載電容、頻率偏移 ppm、起振增益餘裕、驅動功率，並給剛好對上規格的電容值對原廠算例 6 項 · 差 ≤1.6% 可以用電源阻抗（PDN）目標阻抗、去耦電容組合的阻抗曲線、哪一段超標；電容參數照原廠資料填，也能貼原廠 SPICE 模型ngspice 對解析 3 項 · 原廠模型對實測 ≤3.5% · 三參數模型的誤差照實列出 可以用DC-DC 降壓漣波電流與電壓、電感峰值電流、損耗與效率、晶片接面溫度與散熱ngspice 對 TI 公式 3 項 · 差 ≤0.30% · 效率對 TI 實測 可以用迴路穩定度峰值電流模式降壓的交越頻率、相位裕度、增益裕度，照 TI 步驟算 R4／C4／Cc對 TI 算例與實測 24 項 · 相位裕度實測差 ≤8.4° 可以用LDO 負載暫態負載突然抽電流時的下衝、過衝、穩態偏移；功耗、接面溫度、最大電流、散熱器要多大以 TI TPS7A20 量測圖為基準 · 驗證 3 點 −9.5%～−11.5% 可以用開汲極上拉計算器I2C／SMBus／WAKE#：上拉電阻範圍、實跑上升波形、雜訊餘裕對 TI SLVA689 例題與分壓解析 4/4 · SMBus 3.1
10 · PROOF

先證明模擬器算得準，再拿它判斷你的電路

突波產生器模型的每一個輸出，都拿去跟國際規範的標稱值、和 ST 原廠應用筆記的實測表格比。這張表不是寫死的：引擎載入後，會在你的裝置上把整張表重算一遍。超過 10% 的項目照實標紅，旁邊寫原因。

32.1%
全部數值對照中的最大誤差（其餘都更小；含標紅的那一項）
顯示的是預先算好的結果；引擎載入後會在你的裝置上重算
每一列是一個「考題」：我們算出是模擬器的答案，對照值是規範或原廠公布的標準答案，誤差是差幾 %。差 2% 大約是量 1 公尺差 2 公分。綠色＝差不到 3%，黃色＝3–10%。
IEC 61000-4-5 COMBINATION WAVE開路電壓與短路電流
開路電壓 1.19 / 51.6 µs短路電流 7.75 / 21.6 µs0–80 µs｜ngspice 實算，峰值歸一化
開路電壓 1.19 / 51.6 µs（標稱 1.2/50）短路電流 7.75 / 21.6 µs（標稱 8/20）
同一台突波產生器的兩種量法：不接負載時量到的電壓，把輸出短路時流出的電流。國際規範 IEC 61000-4-5 規定前者要是「1.2／50 微秒」、後者要是「8／20 微秒」的形狀，圈起來的數字是我們算出來的。
項目我們算出對照值誤差出處
阻抗計算器 vs 主流板廠線上計算器：16 種 4 層疊構、50 Ω 單端微帶線、不含綠漆（同一個梯形幾何）
H 3.0079 mil（0.0764 mm）、底寬 5.03／頂寬 4.53 mil49.74 Ω49.6653 Ω+0.15%JLCPCB 線上阻抗計算器（2026-10-12 取值；εr 4.3、銅 1.6 mil）
H 3.9134 mil（0.0994 mm）、底寬 6.72／頂寬 6.22 mil49.80 Ω49.6995 Ω+0.20%JLCPCB 線上阻抗計算器（2026-10-12 取值；εr 4.3、銅 1.6 mil）
H 4.5827 mil（0.1164 mm）、底寬 7.84／頂寬 7.34 mil50.26 Ω50.1791 Ω+0.17%JLCPCB 線上阻抗計算器（2026-10-12 取值；εr 4.3、銅 1.6 mil）
H 6.315 mil（0.1604 mm）、底寬 11.20／頂寬 10.70 mil49.99 Ω49.8845 Ω+0.21%JLCPCB 線上阻抗計算器（2026-10-12 取值；εr 4.3、銅 1.6 mil）
H 7.8898 mil（0.2004 mm）、底寬 14.29／頂寬 13.79 mil49.82 Ω49.7205 Ω+0.20%JLCPCB 線上阻抗計算器（2026-10-12 取值；εr 4.3、銅 1.6 mil）
H 8.126 mil（0.2064 mm）、底寬 14.85／頂寬 14.35 mil49.62 Ω49.521 Ω+0.20%JLCPCB 線上阻抗計算器（2026-10-12 取值；εr 4.3、銅 1.6 mil）
H 8.2835 mil（0.2104 mm）、底寬 14.85／頂寬 14.35 mil50.19 Ω50.0845 Ω+0.20%JLCPCB 線上阻抗計算器（2026-10-12 取值；εr 4.3、銅 1.6 mil）
H 9.4646 mil（0.2404 mm）、底寬 17.09／頂寬 16.59 mil50.19 Ω50.0907 Ω+0.20%JLCPCB 線上阻抗計算器（2026-10-12 取值；εr 4.3、銅 1.6 mil）
H 9.622 mil（0.2444 mm）、底寬 17.65／頂寬 17.15 mil49.77 Ω49.674 Ω+0.20%JLCPCB 線上阻抗計算器（2026-10-12 取值；εr 4.3、銅 1.6 mil）
H 11.5906 mil（0.2944 mm）、底寬 21.57／頂寬 21.07 mil49.62 Ω49.5234 Ω+0.19%JLCPCB 線上阻抗計算器（2026-10-12 取值；εr 4.3、銅 1.6 mil）
H 13.1654 mil（0.3344 mm）、底寬 23.82／頂寬 23.32 mil50.59 Ω50.4838 Ω+0.22%JLCPCB 線上阻抗計算器（2026-10-12 取值；εr 4.3、銅 1.6 mil）
H 16.8661 mil（0.4284 mm）、底寬 31.66／頂寬 31.16 mil49.80 Ω49.7096 Ω+0.19%JLCPCB 線上阻抗計算器（2026-10-12 取值；εr 4.3、銅 1.6 mil）
H 18.0472 mil（0.4584 mm）、底寬 33.91／頂寬 33.41 mil49.85 Ω49.7489 Ω+0.20%JLCPCB 線上阻抗計算器（2026-10-12 取值；εr 4.3、銅 1.6 mil）
H 20.1732 mil（0.5124 mm）、底寬 37.27／頂寬 36.77 mil50.44 Ω50.3345 Ω+0.21%JLCPCB 線上阻抗計算器（2026-10-12 取值；εr 4.3、銅 1.6 mil）
H 21.748 mil（0.5524 mm）、底寬 40.63／頂寬 40.13 mil50.19 Ω50.0784 Ω+0.22%JLCPCB 線上阻抗計算器（2026-10-12 取值；εr 4.3、銅 1.6 mil）
H 25.4488 mil（0.6464 mm）、底寬 47.36／頂寬 46.86 mil50.43 Ω50.3203 Ω+0.22%JLCPCB 線上阻抗計算器（2026-10-12 取值；εr 4.3、銅 1.6 mil）
同上、含綠漆：板廠是板面 1／走線上 0.6 mil＋梯形，本站以 1 mil 均勻綠漆＋平均線寬的矩形近似
H 3.0079 mil（0.0764 mm）、平均線寬 3.97 mil50.67 Ω50.4731 Ω+0.39%JLCPCB 線上阻抗計算器（2026-10-12 取值；綠漆 εr 3.8）
H 3.9134 mil（0.0994 mm）、平均線寬 5.69 mil50.09 Ω50.003 Ω+0.18%JLCPCB 線上阻抗計算器（2026-10-12 取值；綠漆 εr 3.8）
H 4.5827 mil（0.1164 mm）、平均線寬 6.89 mil50.11 Ω50.0384 Ω+0.15%JLCPCB 線上阻抗計算器（2026-10-12 取值；綠漆 εr 3.8）
H 6.315 mil（0.1604 mm）、平均線寬 9.98 mil50.38 Ω50.3187 Ω+0.13%JLCPCB 線上阻抗計算器（2026-10-12 取值；綠漆 εr 3.8）
H 7.8898 mil（0.2004 mm）、平均線寬 13.04 mil50.08 Ω50.0094 Ω+0.14%JLCPCB 線上阻抗計算器（2026-10-12 取值；綠漆 εr 3.8）
H 8.126 mil（0.2064 mm）、平均線寬 13.32 mil50.39 Ω50.3254 Ω+0.14%JLCPCB 線上阻抗計算器（2026-10-12 取值；綠漆 εr 3.8）
H 8.2835 mil（0.2104 mm）、平均線寬 13.87 mil49.90 Ω49.8365 Ω+0.13%JLCPCB 線上阻抗計算器（2026-10-12 取值；綠漆 εr 3.8）
H 9.4646 mil（0.2404 mm）、平均線寬 16.10 mil49.76 Ω49.8561 Ω-0.18%JLCPCB 線上阻抗計算器（2026-10-12 取值；綠漆 εr 3.8）
H 9.622 mil（0.2444 mm）、平均線寬 16.10 mil50.24 Ω50.338 Ω-0.19%JLCPCB 線上阻抗計算器（2026-10-12 取值；綠漆 εr 3.8）
H 11.5906 mil（0.2944 mm）、平均線寬 20.00 mil50.00 Ω50.0605 Ω-0.12%JLCPCB 線上阻抗計算器（2026-10-12 取值；綠漆 εr 3.8）
H 13.1654 mil（0.3344 mm）、平均線寬 23.34 mil49.61 Ω49.6306 Ω-0.03%JLCPCB 線上阻抗計算器（2026-10-12 取值；綠漆 εr 3.8）
H 16.8661 mil（0.4284 mm）、平均線寬 30.02 mil50.07 Ω50.0689 Ω-0.01%JLCPCB 線上阻抗計算器（2026-10-12 取值；綠漆 εr 3.8）
H 18.0472 mil（0.4584 mm）、平均線寬 32.24 mil50.10 Ω50.0913 Ω+0.02%JLCPCB 線上阻抗計算器（2026-10-12 取值；綠漆 εr 3.8）
H 20.1732 mil（0.5124 mm）、平均線寬 36.70 mil49.82 Ω49.8025 Ω+0.03%JLCPCB 線上阻抗計算器（2026-10-12 取值；綠漆 εr 3.8）
H 21.748 mil（0.5524 mm）、平均線寬 38.92 mil50.41 Ω50.386 Ω+0.05%JLCPCB 線上阻抗計算器（2026-10-12 取值；綠漆 εr 3.8）
H 25.4488 mil（0.6464 mm）、平均線寬 46.71 mil49.96 Ω49.9169 Ω+0.09%JLCPCB 線上阻抗計算器（2026-10-12 取值；綠漆 εr 3.8）
同上、6 層板內層偏置帶狀線：17 種疊構、50 Ω 單端（L3 訊號、參考 L2／L4，同一個梯形幾何）
線到下參考層 2.9528 mil、到上參考層 44.1244 mil、底寬 3.91／頂寬 3.41 mil49.91 Ω49.7674 Ω+0.28%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3／4.2、銅 0.6 mil）
線到下參考層 3.937 mil、到上參考層 9.1638 mil、底寬 4.47／頂寬 3.97 mil49.88 Ω49.7392 Ω+0.27%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3／4.2、銅 0.6 mil）
線到下參考層 3.937 mil、到上參考層 30.8173 mil、底寬 5.17／頂寬 4.67 mil50.27 Ω50.1131 Ω+0.31%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3／4.2、銅 0.6 mil）
線到下參考層 3.937 mil、到上參考層 44.1244 mil、底寬 5.31／頂寬 4.81 mil49.96 Ω49.7978 Ω+0.33%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3／4.2、銅 0.6 mil）
線到下參考層 5.1181 mil、到上參考層 36.7228 mil、底寬 7.00／頂寬 6.50 mil49.72 Ω49.5544 Ω+0.32%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3／4.2、銅 0.6 mil）
線到下參考層 7.874 mil、到上參考層 7.9039 mil、底寬 6.72／頂寬 6.22 mil50.36 Ω50.1924 Ω+0.33%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3／4.2、銅 0.6 mil）
線到下參考層 9.8425 mil、到上參考層 21.4472 mil、底寬 11.48／頂寬 10.98 mil50.51 Ω50.3532 Ω+0.32%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3／4.2、銅 0.6 mil）
線到下參考層 11.811 mil、到上參考層 14.4000 mil、底寬 11.48／頂寬 10.98 mil50.16 Ω49.9981 Ω+0.32%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3／4.2、銅 0.6 mil）
線到下參考層 11.811 mil、到上參考層 16.4079 mil、底寬 12.04／頂寬 11.54 mil50.37 Ω50.2086 Ω+0.33%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3／4.2、銅 0.6 mil）
線到下參考層 13.7795 mil、到上參考層 6.0142 mil、底寬 7.00／頂寬 6.50 mil50.34 Ω50.1732 Ω+0.32%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3／4.2、銅 0.6 mil）
線到下參考層 15.748 mil、到上參考層 6.0142 mil、底寬 7.28／頂寬 6.78 mil50.18 Ω50.0211 Ω+0.32%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3／4.2、銅 0.6 mil）
線到下參考層 15.748 mil、到上參考層 7.9827 mil、底寬 9.24／頂寬 8.74 mil49.87 Ω49.7111 Ω+0.31%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3／4.2、銅 0.6 mil）
線到下參考層 15.748 mil、到上參考層 16.5654 mil、底寬 14.29／頂寬 13.79 mil50.50 Ω50.3402 Ω+0.33%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3／4.2、銅 0.6 mil）
線到下參考層 19.685 mil、到上參考層 6.0142 mil、底寬 7.56／頂寬 7.06 mil50.35 Ω50.1953 Ω+0.30%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3／4.2、銅 0.6 mil）
線到下參考層 21.6535 mil、到上參考層 4.2819 mil、底寬 5.59／頂寬 5.09 mil50.27 Ω50.1135 Ω+0.31%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3／4.2、銅 0.6 mil）
線到下參考層 21.6535 mil、到上參考層 7.9827 mil、底寬 9.80／頂寬 9.30 mil50.45 Ω50.2865 Ω+0.32%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3／4.2、銅 0.6 mil）
線到下參考層 23.622 mil、到上參考層 3.6126 mil、底寬 4.75／頂寬 4.25 mil50.30 Ω50.1739 Ω+0.24%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3／4.2、銅 0.6 mil）
同上、外層差動微帶：16 種疊構、100 Ω、間距 6 mil、不含綠漆（同一個梯形幾何）——本站高 0.18～0.24%（2026-10-13 修正梯形斜邊的網格切法後）
H 3.0079 mil（0.0764 mm）、底寬 4.02／頂寬 3.52 mil、間距 6 mil100.02 Ω99.8407 Ω+0.18%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3、銅 1.6 mil）
H 3.9134 mil（0.0994 mm）、底寬 5.03／頂寬 4.53 mil、間距 6 mil100.44 Ω100.221 Ω+0.22%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3、銅 1.6 mil）
H 4.5827 mil（0.1164 mm）、底寬 5.77／頂寬 5.27 mil、間距 6 mil100.20 Ω99.9579 Ω+0.24%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3、銅 1.6 mil）
H 6.315 mil（0.1604 mm）、底寬 7.33／頂寬 6.83 mil、間距 6 mil100.36 Ω100.1421 Ω+0.22%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3、銅 1.6 mil）
H 7.8898 mil（0.2004 mm）、底寬 8.61／頂寬 8.11 mil、間距 6 mil100.01 Ω99.7747 Ω+0.23%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3、銅 1.6 mil）
H 8.126 mil（0.2064 mm）、底寬 8.75／頂寬 8.25 mil、間距 6 mil100.08 Ω99.8766 Ω+0.21%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3、銅 1.6 mil）
H 8.2835 mil（0.2104 mm）、底寬 8.89／頂寬 8.39 mil、間距 6 mil99.94 Ω99.7228 Ω+0.22%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3、銅 1.6 mil）
H 9.4646 mil（0.2404 mm）、底寬 9.46／頂寬 8.96 mil、間距 6 mil100.70 Ω100.4769 Ω+0.23%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3、銅 1.6 mil）
H 9.622 mil（0.2444 mm）、底寬 9.74／頂寬 9.24 mil、間距 6 mil99.96 Ω99.7222 Ω+0.24%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3、銅 1.6 mil）
H 11.5906 mil（0.2944 mm）、底寬 10.59／頂寬 10.09 mil、間距 6 mil100.67 Ω100.4281 Ω+0.24%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3、銅 1.6 mil）
H 13.1654 mil（0.3344 mm）、底寬 11.44／頂寬 10.94 mil、間距 6 mil100.19 Ω99.9607 Ω+0.23%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3、銅 1.6 mil）
H 16.8661 mil（0.4284 mm）、底寬 12.58／頂寬 12.08 mil、間距 6 mil100.68 Ω100.4389 Ω+0.24%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3、銅 1.6 mil）
H 18.0472 mil（0.4584 mm）、底寬 13.15／頂寬 12.65 mil、間距 6 mil100.09 Ω99.8618 Ω+0.23%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3、銅 1.6 mil）
H 20.1732 mil（0.5124 mm）、底寬 13.71／頂寬 13.21 mil、間距 6 mil100.02 Ω99.7926 Ω+0.23%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3、銅 1.6 mil）
H 21.748 mil（0.5524 mm）、底寬 14.00／頂寬 13.50 mil、間距 6 mil100.16 Ω99.9214 Ω+0.24%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3、銅 1.6 mil）
H 25.4488 mil（0.6464 mm）、底寬 14.85／頂寬 14.35 mil、間距 6 mil99.78 Ω99.5526 Ω+0.23%JLCPCB 線上阻抗計算器（2026-10-13 取值；εr 4.3、銅 1.6 mil）
IEC 61000-4-5 組合波（開路電壓）
電壓波前時間1.19 µs1.2 µs-0.49%IEC 61000-4-5 標稱 1.2/50 µs；定義 1.67×(t90−t30)
電壓持續時間51.63 µs50 µs+3.26%IEC 61000-4-5 標稱 1.2/50 µs；第 3 版定義 50%→50%
IEC 61000-4-5 組合波（短路電流）
電流波前時間7.75 µs8 µs-3.09%IEC 61000-4-5 標稱 8/20 µs；定義 1.25×(t90−t10)
電流持續時間21.55 µs20 µs+7.75%IEC 61000-4-5 標稱 8/20 µs；第 3 版定義 1.18×(50%→50%)
等效輸出阻抗 Vpk/Ipk1.96 Ω2 Ω-2.17%IEC 61000-4-5：開路峰值電壓／短路峰值電流＝2 Ω
4 kV 打進不同負載的峰值電流
總阻抗 42 Ω（外加 40 Ω）96.0 A96 A-0.02%ST AN4275（DocID024389 Rev 1）Table 2
總阻抗 12 Ω（外加 10 Ω）340.9 A334 A+2.06%ST AN4275（DocID024389 Rev 1）Table 2
總阻抗 2 Ω（短路）2044.3 A2000 A+2.22%ST AN4275（DocID024389 Rev 1）Table 2
IEC 61000-4-2 ESD 產生器（打進 2 Ω 校正靶）
第一峰電流（8 kV）30.4 A不列原值1～3%TI SLVA233A Table 2（p.3）
上升時間 10–90%0.85 ns不列原值<0.5%對照 TI SLVA233A Table 2 的範圍（取範圍中間值比）
30 ns 電流（8 kV）13.8 A不列原值>3%TI SLVA233A Table 2（p.3）
超過容許範圍：這個等效電路要同時壓住第一峰、上升時間與 30／60 ns，30 ns 這點偏低；我們沒有為了變綠去硬調。二手資料寫規範容許 ±30%，原文未取得
60 ns 電流（8 kV）7.4 A不列原值>3%TI SLVA233A Table 2（p.3）
TVS 模型 vs TI TPD1E10B06 量測圖（參數取自另一張圖 5-3，這裡是獨立驗證）
鉗位尖峰（+8 kV）77.61 V不列原值1～3%TI TPD1E10B06 圖 5-1 目測（尖峰高度受量測與走線電感影響）
鉗位電壓 @30 ns15.38 V不列原值>3%TI TPD1E10B06 圖 5-1 目測
鉗位電壓 @60 ns12.63 V不列原值1～3%TI TPD1E10B06 圖 5-1 目測
鉗位電壓 @100 ns10.87 V不列原值>3%TI TPD1E10B06 圖 5-1 目測
鉗位電壓 @200 ns9.61 V不列原值>3%TI TPD1E10B06 圖 5-1 目測
TVS 模型 vs datasheet 規格上限（8/20 µs）
1 A 鉗位電壓9.73 V不列原值在上限內對照 TI TPD1E10B06 資料表 §5.6 的鉗位電壓上限
5 A 鉗位電壓11.43 V不列原值在上限內對照 TI TPD1E10B06 資料表 §5.6 的鉗位電壓上限
開汲極上拉計算器 vs TI SLVA689 例題與分壓解析
Rp(max)（Fast mode、200 pF、3.3 V）1.77 kΩ不列原值<0.5%TI SLVA689 §4 例題式 (7)（p.4）
Rp(min)（3.3 V、3 mA）966.67 Ω不列原值<0.5%TI SLVA689 §4 例題式 (8)（p.4）
以 Rp(max) 實跑 ngspice 量到的上升時間300.00 ns不列原值<0.5%應等於 Fast mode 的上升時間上限（I2C 規格，TI SLVA689 Table 1 轉載）；這格是用模擬去驗式 (5)
填 Rds(on) 60 Ω、Rp 1.5 kΩ、3.3 V：ngspice 量到的低電位0.13 V0.12692 V+0.00%解析：分壓 3.3×60÷(1500＋60)
LDO 負載暫態 vs TI TPS7A20 量測圖（另外 3 個點用來擬合，這 3 個沒有）
200 ns 加載下衝（1→290 mA）80.68 mV不列原值>3%TI TPS7A20 圖 5-53（p.16）目測；這張圖沒拿來擬合
1 µs 卸載過衝（290→1 mA）14.93 mV不列原值>3%TI TPS7A20 圖 5-52（p.16）目測；這張圖沒拿來擬合
過衝後的下降斜率1.00 mV/µs不列原值>3%TI TPS7A20 圖 5-52 目測；模型裡＝1 mA ÷ 1 µF
TDR／傳輸線 vs 獨立的反射解析算法與有損線解析解
TDR 讀到第 2 段阻抗（設定 70 Ω）70.00 Ω70 Ω-0.00%解析：第 1 次反射前，讀值就是該段特性阻抗
33 Ω 驅動打進 50 Ω 的入射階梯0.60 V0.6024096385542169 V-0.00%解析：Z0÷(Rs＋Z0)
負載端（開路）第一次到達電壓1.17 V1.1713 V-0.00%獨立反射（lattice）算法，跟 ngspice 完全不同的算法
負載端在 4.1 倍單程延遲時的電壓（已經過多次反射）0.95 V0.9549 V-0.00%獨立反射（lattice）算法
有損線（30 Ω 總電阻）負載端波前0.37 V0.3704 V+0.05%解析：0.5×e^(−Rℓ/2Z0)，R×ℓ＝100 Ω/m×0.3 m
有損線負載端直流值0.38 V0.3846 V+0.00%解析：50÷(50＋30＋50)
上電時序 vs 解析解
第 3 條軌的 PG 時間（三條串接）7.57 ms7.55 ms+0.26%解析：延遲＋門檻×軟啟動＋PG 延遲，一路加下去
第 2 條軌的湧入電流峰值2.1 A2.1525 A-0.23%解析：C×V÷tss＋V÷R
第 3 條軌的湧入電流峰值9.2 A9.282 A-1.34%解析：C×V÷tss＋V÷R
串音（ngspice 實跑：偶／奇模各一段無損傳輸線）vs 解析式
近端串音平台÷入射（100 mm、間距 0.30 mm＝2 倍線寬、四端接單線阻抗）2.53 %2.525 %+0.06%解析：Kb＝(Ze−Zo)/(2(Ze+Zo))，Ze、Zo 用同一組 2D 場解值；這格驗的是偶奇模分解的 ngspice 線路
遠端串音峰值÷入射（同上條件，上升 100 ps）-15.96 %-15.972 %-0.07%解析一階近似：長度×(√εo−√εe)/(2c×tr)；耦合越強、這個近似越不準
線長加倍，遠端串音的倍數2.00 ×2 ×-0.00%理論：遠端串音和耦合長度成正比（沒飽和前）
帶狀線：近端串音平台÷入射3.48 %3.4778 %+0.12%解析 Kb，Ze、Zo 用 Cohn 帶狀線精確解
帶狀線：遠端串音峰值÷入射1.32×10-6 %0 %一致理論：同一種介質裡偶奇模一樣快，遠端串音＝0
差動對 skew（ngspice 兩條傳輸線）vs 解析式
共模尖峰÷差動擺幅（δ 20 ps、上升 0–100% 66.7 ps）7.50 %7.5 %-0.00%解析：(1/4)×δ÷tr；ngspice 兩條傳輸線實跑
差動 20–80% 上升時間（δ 50 ps，跟上升時間差不多大）63.33 ps63.333 ps+0.00%解析：兩個斜坡相加後的精確交點（δ 小時上升時間不變，δ 大到跟上升時間相當才變慢）
|Sdd21| 在 5 GHz（δ 20 ps）-0.44 dB-0.43587 dB-0.00 dB解析：20log|cos(πfδ)|；ngspice 交流分析（兩條線分別驅動，換成混模）
|Scd21| 在 5 GHz（δ 20 ps）-10.20 dB-10.2 dB-0.00 dB解析：20log|sin(πfδ)|
過孔殘段（ngspice 交流分析）vs 解析式
殘段 2.5 mm（εr 3.8）：ngspice 量到的缺口頻率15.38 GHz15.379 GHz-0.00%解析：f0＝c÷(4×L×√εr)
同一個過孔：Nyquist 8 GHz（16 Gbps）的 |S21|-1.75 dB-1.7509 dB-0.00 dB解析：ABCD 矩陣（通過段＋開路殘段的並聯導納）
同一個過孔：缺口最深處 |S21|-70.76 dB-70.744 dB-0.01 dB解析：同上（無損時理論上是 −∞，這裡看兩邊在掃頻點上的值一致）
殘段末端加 0.3 pF 焊盤電容：缺口頻率9.36 GHz9.3614 GHz+0.00%解析：殘段末端接電容的輸入阻抗 Zin＝Zv(ZL＋jZv·tanβl)/(Zv＋jZL·tanβl)，找 |S21| 最小點
背鑽建議：16 Gbps 要共振 ≥3 倍 Nyquist，算出最長殘段後 ngspice 實跑那個長度的缺口頻率24.00 GHz24 GHz-0.00%定義：3 倍 Nyquist＝24 GHz（最長殘段由解析 f0 二分法反算，ngspice 獨立量缺口）
電源阻抗 PDN（ngspice 交流分析）vs 解析式
預設電容組合：|Z| 最高點（反共振峰）7.32 mΩ7.32385 mΩ-0.00%解析：同一個網路的複數阻抗（並聯導納相加）
同一組合：最高點的頻率0.50 MHz0.501187 MHz+0.00%解析：同上，掃描點相同
同一組合：1 MHz 的 |Z|1.82 mΩ1.82459 mΩ+0.00%解析：同上
DC-DC 降壓（ngspice 開關模擬）vs TI SLVA477C 公式
電感漣波電流 ΔIL（12→3.3 V、480 kHz、2.2 µH）2.3 A不列原值<0.5%TI SLVA477C 式 2；ngspice 理想同步降壓開關模擬量峰對峰
輸出電壓漣波，電容那一項（47 µF、ESR≈0）12.53 mV不列原值<0.5%TI SLVA477C 式 12：ΔIL÷(8×fS×C)。⚠️ 有 ESR 時式 12＋13 是兩項直接相加的保守上限（兩項相位不同），頁面上兩個都列
電感峰值電流5.1 A不列原值<0.5%TI SLVA477C 式 4：IOUT＋ΔIL÷2
磁珠濾波：解析式 vs 二階 RLC 封閉解、vs ngspice .ac
增益峰高度（純二階：L 1.208 µH、R 0.31 Ω、C 1.1 µF）10.68 dB10.6756 dB-0.00 dB封閉解：|H|max＝1／(2ζ√(1−ζ²))，ζ＝(R/2)·√(C/L)
增益峰頻率（同上）134.90 kHz135.013 kHz-0.09%封閉解：f＝(1/2π√(LC))·√(1−2ζ²)
完整電路（不加阻尼）的增益峰：解析式 vs ngspice .ac10.50 dB10.489 dB+0.01 dB同一個電路（磁珠三元件模型＋兩顆電容含 ESR／ESL＋源阻抗＋負載）丟給 ngspice 做 .ac 掃頻
完整電路＋R＋大電容阻尼：整條曲線解析 vs ngspice 最大差2.95×10-10 dB0 dB一致同上，1 kHz～1 GHz 每十倍頻 60 點逐點比
外部對照：TDK MPZ1608S101A＋10 nF 的增益峰頻率2.14 MHz2.5 MHz-14.28%量測：ADI《Ferrite Bead Demystified》圖 4b（Power Systems Design 轉載版，從原圖像素讀出約 2.5 MHz，讀圖誤差約 ±0.2 MHz）；磁珠參數：TDK Equivalent Circuit Model Library 的 MPZ1608S101ATAH0 簡易模型（2026-02-27 版；TDK 條款禁止轉散布，數值請到 TDK 網站查）；電容 ESR 50 mΩ、ESL 1 nH 是估計值（峰值頻率幾乎不受影響）
同上：增益峰高度，簡易模型比量測高幾 dB（量測約 +10.8 dB）12.12 dB0 dB有差同上，量測約 +10.8 dB（讀圖誤差約 ±0.5 dB）。預測是源阻抗當 0 的條件。另用 TDK 公開的這顆磁珠 S 參數量測檢查：磁珠在 2～3 MHz 本身跟簡易模型一致，所以差距不在磁珠模型；ADI 沒寫量測時的源阻抗；若源阻抗約 2 Ω 可以解釋這個差距（這個值是從量測反推的，ADI 沒寫，不算獨立驗證），所以這一列反推、不計分。頻率低 14% 的原因判不了（可能是電容實際容值）
輸出電壓公差：最壞情況 vs 封閉式、蒙地卡羅 vs RSS
最壞情況上限（VREF ±1%、電阻 ±1%，不含溫漂）3.40 V3.40348 V-0.00%封閉式：VREF(1＋a)·(1＋R1(1＋b)／(R2(1−b)))；這頁是把每一種組合都算一次再取最大
最壞情況下限（同上）3.23 V3.22856 V-0.00%封閉式：VREF(1−a)·(1＋R1(1−b)／(R2(1＋b)))
蒙地卡羅標準差 vs RSS（公差＝±3σ 常態，2 萬次）18.64 mV18.5709 mV+0.37%RSS：σ＝√Σ(各項靈敏度×公差÷3)²；超過 ±3σ 的抽樣（約 0.27%）夾在上下限，標準差幾乎不變；2 萬次的抽樣誤差約 ±0.5%
蒙地卡羅標準差 vs RSS（公差內均勻分布）32.31 mV32.1658 mV+0.45%RSS：σ＝√Σ(各項靈敏度×公差÷√3)²
TI 算例：VREF 0.6 V ±0.5%、VOUT 0.85 V、電阻 1% 的最壞誤差1.10 %不列原值0.5～1%對照 TI Power Tips SSZT815 Table 1。TI 用線性近似；這頁把所有組合實際算一次（取正負兩邊較大的那邊）
同上，電阻 0.1%0.56 %不列原值<0.5%對照 TI SSZT815 Table 2
121 kΩ／10 kΩ 分壓、電阻 ±1% 的最壞分壓比上限13.34 13.344 +0.00%Jason Sachs（EmbeddedRelated，旁證）：分壓比 13.100，±1% 時 12.860～13.344
同上，分壓比下限12.86 12.86 +0.00%同上
晶振：負載電容、臨界跨導、驅動功率 vs 原廠應用筆記算例
外掛電容：CL 15 pF、雜散 5 pF、C1＝C220.00 pF20 pF+0.00%ST AN2867 Rev 10（2015-08；讀的是 Raltron 網站轉載版）§3.3（p.13）：CL1＝CL2＝20 pF
臨界跨導：8 MHz、C0 7 pF、CL 10 pF、ESR 80 Ω0.23 mA/V0.23 mA/V+1.59%ST AN2867 §3.4（p.13–14）：gm_crit＝0.23 mA/V（原文取兩位有效數字）
同上，晶片 gm 25 mA/V 的增益餘裕106.99 倍107 倍-0.01%ST AN2867 §3.4：gain margin＝107
頻率偏移：C1 0.01 pF、C0 5 pF、CL 20 pF200.00 ppm200 ppm+0.00%Raltron《Crystal Mini Primer Part 1》Fig.3 圖說：離 fs ＋200 ppm
靈敏度：同上晶振，CL 10 pF-22.22 ppm/pF-22.22 ppm/pF+0.01%Raltron Fig.4 圖說：−22.22 ppm/pF
靈敏度：同上晶振，CL 20 pF-8.00 ppm/pF-8 ppm/pF+0.00%Raltron Fig.4 圖說：−8 ppm/pF
湧入電流：TI、Vishay 算例與 TI 實測
TI 算例：5 V、22 µF、上升時間 650 µs 的湧入電流135.38 mA不列原值<0.5%對照 TI TPS22918 資料表 SLVSD76C §9.2.2.5 的算例（式 13）
TI 實測：TPS22965、3.3 V、22 µF、CT 0 的峰值（上升時間用 TI 實測值）697.74 mA不列原值>3%TI SLVA670A 圖 10～12（p.9～10）實測峰值，三組上升時間都直接用實測值（沒有經過 CT 換算）。這組是算出來比實測高 4.2%，另外兩組是實測比算出來高約 12%（實測是峰值，大於上升期間的平均值，方向合理）。這組方向相反，原因判不了，可能是電容實際容值（陶瓷電容加直流偏壓後容值會變小）、電流探棒頻寬或上升時間讀值（單調上升時峰值不會低於平均，原文沒有足夠資訊判斷）
同上，CT 150 pF276.70 mA不列原值>3%同上；實測峰值比算出的平均充電電流高 12%
同上，CT 2200 pF28.13 mA不列原值>3%同上；實測峰值比算出的平均充電電流高 12%
直接接電容的峰值上限：20 V、ESR 90 mΩ222.2 A222 A+0.10%Vishay OS-CON 應用注意事項（文件 90018）p.1：大於 222 A（20 V／0.09 Ω）
直接接電容（5 V、22 µF、R 40 mΩ、L 50 nH）的峰值：解析解 vs ngspice 暫態62.0 A61.9882 A-0.00%同一個串聯 R、L、C 電路丟給 ngspice 做 .tran
保險絲：4 A 矩形 1 ms、10 萬次（降額 0.35）需要的 I²t0.05 A²s0.0457 A²s+0.03%Vishay《How to select the right fuse》（文件 50092）p.6：0.016÷0.35＝0.0457 A²s
走線載流：依 IPC-2152 數據的擬合式（Brooks & Adam 2015）對論文自己給的數字
內層 2 oz、截面 500 mil²、25 A 的溫升（依 IPC-2152 數據的擬合式）101.56 °C100 °C+1.56%Brooks & Adam 2015 附錄 3：IPC-2152 2 oz 內層圖上這一點正好落在 100 °C 線
外層 1 oz、200 mil、15 A 的溫升（依 IPC-2152 數據的擬合式）79.39 °C96 °C-17.30%Brooks & Adam 2015 第 5 節：IPC 試片條件的熱模擬（TRM）峰值溫升 96 °C；1 oz 外層 IPC-2152 沒有原始圖，擬合式在這裡本來就是外推
IPC-2221 公式在外層寬線的偏差（示範用）：外層 1 oz、200 mil、15 A 的溫升44.59 °C96 °C-53.56%不計入驗證總數（公式本身的已知限制，不是這頁計算器的錯）。對照同上（論文熱模擬 96 °C）；所以這頁同時列出依 IPC-2152 數據的結果
走線熔斷電流：Onderdonk 公式 vs 銅物性推導與論文例題
Onderdonk 常數 t·(I/A)² ×1000（Ta 20 °C、A 用 mil²；論文 Eq. 6 寫 0.0346）34.59 34.84 -0.72%第二把尺：銅的物性絕熱積分 d·c／(ρ20·α)·ln(1＋α·1063)（8960 kg/m³、385 J/(kg·K)、1.7241×10⁻⁸ Ω·m、0.00393/°C），跟 Onderdonk 的經驗常數無關；室溫比熱、線性電阻的簡化
論文例題：截面 103 mil²、1 秒的熔斷電流19.2 A19 A+0.82%Brooks & Adam 2015：Onderdonk 對 103 mil²、1 秒得 19 A（論文取整數）
開關節點 RC 緩衝器：ROHM 實測例題、TI 論壇例題、ngspice
ROHM 實測例：217.4 MHz、加 680 pF 降到 108.7 MHz → 寄生電容 Cp226.67 pF227 pF-0.15%ROHM〈Snubber Circuit for Buck Converter IC〉2016-10 Rev.001 第 3～4 頁：實測振鈴 217.4 MHz，加 680 pF 實測約 108.7 MHz；文件算出 227 pF
同上 → 寄生電感 Lp2.36 nH2.36 nH+0.19%同上；文件算出 2.36 nH
同上 → 特性阻抗 Z（建議緩衝電阻）3.23 Ω3.22 Ω+0.30%同上；文件算出 3.22 Ω、選 3.3 Ω，220／470／680／1000 pF 逐一實測波形，680 pF 時振鈴消失
同上 → 緩衝電容 3×Cp（680 pF）、5 V、1 MHz 的電阻功耗17.00 mW17 mW+0.00%ROHM 同一份文件第 4 頁：680 pF、VIN 5 V、fSW 1 MHz → 17 mW（24 V 時 0.39 W，建議額定功率取 2 倍以上）
TI 論壇實測例（同步降壓）：特性阻抗 Z2.16 Ω不列原值>3%TI E2E 論壇附件〈RC Snubber Design in Synchronous Buck Converter〉第 2 頁設計例（示波器量的週期）。這頁用量到的週期比精確算 Cp；文件用「剛好兩倍」的近似 Cs/3，而且文件寫的 Lp 用它自己的式子推不出來，所以只對 Z
ngspice：用推出的 Lp、Cp 模擬振鈴頻率（不加電容）217.40 MHz217.4 MHz-0.00%不計入驗證總數（跟公式同一套 LC 物理，只證明推導與實作正確）。對 ROHM 實測 217.4 MHz；5 V 階躍、量跨過終值的週期
ngspice：同上，開關節點加 680 pF108.69 MHz108.7 MHz-0.01%不計入驗證總數（跟公式同一套 LC 物理，只證明推導與實作正確）。對 ROHM 實測約 108.7 MHz
IBIS 讀入：行為模型 vs 抽出它的電晶體級驅動器（建模沒用過的負載）
min 角落（3.0 V、慢）：上升、串 25 Ω＋50 Ω 線 1 ns＋末端 5 pF，負載端 50% 延遲2618.67 ps2603.78 ps+0.57%同一顆示範驅動器改成示範角落（min：3.0 V、電晶體強度 −15%；max：3.6 V、+15%，我們自己設的，不代表任何製程）的電晶體級，對同一份 IBIS 的 min／max 欄；min 欄照規格 §9 是慢、弱，max 是快、強
min 角落（3.0 V、慢）：上升、直接推 10 pF，負載端 50% 延遲1736.78 ps1745.9 ps-0.52%同上
min 角落（3.0 V、慢）：上升、75 Ω 線 0.5 ns＋末端 100 Ω 接 VCC/2，負載端 50% 延遲1675.85 ps1709.45 ps-1.97%同上
min 角落（3.0 V、慢）：下降、串 25 Ω＋50 Ω 線 1 ns＋末端 5 pF，負載端 50% 延遲2881.74 ps2865.06 ps+0.58%同上
min 角落（3.0 V、慢）：下降、直接推 10 pF，負載端 50% 延遲2004.98 ps2007.98 ps-0.15%同上
min 角落（3.0 V、慢）：下降、75 Ω 線 0.5 ns＋末端 100 Ω 接 VCC/2，負載端 50% 延遲1891.00 ps1926.95 ps-1.87%同上
max 角落（3.6 V、快）：上升、串 25 Ω＋50 Ω 線 1 ns＋末端 5 pF，負載端 50% 延遲1916.25 ps1910.56 ps+0.30%同上
max 角落（3.6 V、快）：上升、直接推 10 pF，負載端 50% 延遲946.03 ps970.87 ps-2.56%同上
max 角落（3.6 V、快）：上升、75 Ω 線 0.5 ns＋末端 100 Ω 接 VCC/2，負載端 50% 延遲1173.12 ps1191.82 ps-1.57%同上
max 角落（3.6 V、快）：下降、串 25 Ω＋50 Ω 線 1 ns＋末端 5 pF，負載端 50% 延遲2052.86 ps2045.77 ps+0.35%同上
max 角落（3.6 V、快）：下降、直接推 10 pF，負載端 50% 延遲1089.26 ps1113.75 ps-2.20%同上
max 角落（3.6 V、快）：下降、75 Ω 線 0.5 ns＋末端 100 Ω 接 VCC/2，負載端 50% 延遲1290.33 ps1312.77 ps-1.71%同上
IBIS 行為模型 vs 電晶體級：上升、串 25 Ω＋50 Ω 線 1 ns＋末端 5 pF，負載端 50% 延遲2184.08 ps2174.31 ps+0.45%電晶體級＝抽出這份 IBIS 的同一個示範驅動器（命令列 ngspice 47，LEVEL 1 MOSFET，自己寫的電路）；這三種負載建模時沒有用過。方法：IBIS I/O Buffer Accuracy Handbook §4.3（ibis.org/accuracy/handbook.pdf）——電晶體級與行為模型對同一負載理論上應重合
IBIS 行為模型 vs 電晶體級：上升、直接推 10 pF，負載端 50% 延遲1251.72 ps1273.36 ps-1.70%同上
IBIS 行為模型 vs 電晶體級：上升、75 Ω 線 0.5 ns＋末端 100 Ω 接 VCC/2，負載端 50% 延遲1369.31 ps1396.5 ps-1.95%同上
IBIS 行為模型 vs 電晶體級：下降、串 25 Ω＋50 Ω 線 1 ns＋末端 5 pF，負載端 50% 延遲2368.96 ps2357.34 ps+0.49%同上
IBIS 行為模型 vs 電晶體級：下降、直接推 10 pF，負載端 50% 延遲1444.02 ps1462.83 ps-1.29%同上
IBIS 行為模型 vs 電晶體級：下降、75 Ω 線 0.5 ns＋末端 100 Ω 接 VCC/2，負載端 50% 延遲1524.47 ps1555.61 ps-2.00%同上
IBIS 模型接回建模治具（上升、50 Ω 接 0 V）：跟表格最大差3.60 mV0 mV有差自檢：證明讀檔、切換係數與行為模型算對了自己的資料（理想 0）；不證明對真實晶片準
IBIS 模型接回建模治具（上升、50 Ω 接 3.3 V）：跟表格最大差7.36 mV0 mV有差自檢：證明讀檔、切換係數與行為模型算對了自己的資料（理想 0）；不證明對真實晶片準
IBIS 模型接回建模治具（下降、50 Ω 接 0 V）：跟表格最大差5.98 mV0 mV有差自檢：證明讀檔、切換係數與行為模型算對了自己的資料（理想 0）；不證明對真實晶片準
IBIS 模型接回建模治具（下降、50 Ω 接 3.3 V）：跟表格最大差2.82 mV0 mV有差自檢：證明讀檔、切換係數與行為模型算對了自己的資料（理想 0）；不證明對真實晶片準
第二顆示範驅動器（驅動力約 0.4 倍、較慢）：上升、串 25 Ω＋50 Ω 線 1 ns＋末端 5 pF，負載端 50% 延遲6765.11 ps6705.48 ps+0.89%同一套流程換一顆性質不同的電晶體級驅動器（KP 0.4 倍、前級電容 2 倍、C_comp 4 pF），證明不是只對一顆成立
第二顆示範驅動器（驅動力約 0.4 倍、較慢）：上升、直接推 10 pF，負載端 50% 延遲5537.20 ps5508.69 ps+0.52%同上
第二顆示範驅動器（驅動力約 0.4 倍、較慢）：上升、75 Ω 線 0.5 ns＋末端 100 Ω 接 VCC/2，負載端 50% 延遲4591.45 ps4676.61 ps-1.82%同上
第二顆示範驅動器（驅動力約 0.4 倍、較慢）：下降、串 25 Ω＋50 Ω 線 1 ns＋末端 5 pF，負載端 50% 延遲7747.97 ps7676.52 ps+0.93%同上
第二顆示範驅動器（驅動力約 0.4 倍、較慢）：下降、直接推 10 pF，負載端 50% 延遲6426.06 ps6403.47 ps+0.35%同上
第二顆示範驅動器（驅動力約 0.4 倍、較慢）：下降、75 Ω 線 0.5 ns＋末端 100 Ω 接 VCC/2，負載端 50% 延遲5359.20 ps5454.06 ps-1.74%同上
IBIS 眼圖 vs 電晶體級打同一串 PRBS7：200 Mb/s、串 25 Ω＋50 Ω 線 1 ns＋5 pF，眼高3.30 V3.3 V+0.00%電晶體級＝抽出示範 IBIS 的同一顆驅動器直接跑 127 位元（命令列 ngspice 47）；IBIS 端每個位元邊界接上對應邊緣的切換係數，直接跑整串（非線性，不用脈衝響應疊加）
同上，眼寬0.96 UI0.9621 UI-0.12%同上；眼寬＝1 UI − 交叉點相位的峰對峰
IBIS 眼圖 vs 電晶體級打同一串 PRBS7：400 Mb/s、同上（位元時間略短於切換時間，頁面會提醒），眼高3.19 V3.177 V+0.28%同上
同上，眼寬0.84 UI0.8018 UI+4.66%同上；眼寬＝1 UI − 交叉點相位的峰對峰
IBIS 眼圖 vs 電晶體級打同一串 PRBS7：100 Mb/s、不加串聯電阻（反射振鈴大），眼高3.30 V3.3014 V-0.00%同上；振鈴大，眼高取眼高最大的取樣相位（跟網站其他眼圖一致）
同上，眼寬0.98 UI0.9803 UI+0.14%同上；眼寬＝1 UI − 交叉點相位的峰對峰
IBIS 讀入：原廠公開 IBIS 檔放回它自己的建模治具（原廠檔不放網站，只列重建誤差；預先算好）
Infineon PSoC 4000S（GPIO，快）：12 個模型 48 條波形，IBIS 模型放回原廠建模治具、跟檔內 V-T 表的最大差（占 VCC）0.09 %0 %有差原廠公開 IBIS 檔（typ 角落；檔不放網站，只放重建誤差）。證明我們讀檔與行為模型對原廠資料算得回來，不證明對真實晶片準
Infineon PSoC 4000S（GPIO，慢）：12 個模型 48 條波形，IBIS 模型放回原廠建模治具、跟檔內 V-T 表的最大差（占 VCC）0.15 %0 %有差原廠公開 IBIS 檔（typ 角落；檔不放網站，只放重建誤差）。證明我們讀檔與行為模型對原廠資料算得回來，不證明對真實晶片準
TI SN74LVC1G08：4 個模型 16 條波形，IBIS 模型放回原廠建模治具、跟檔內 V-T 表的最大差（占 VCC）0.39 %0 %有差原廠公開 IBIS 檔（typ 角落；檔不放網站，只放重建誤差）。證明我們讀檔與行為模型對原廠資料算得回來，不證明對真實晶片準
Renesas HD74ALVC1G125：1 個模型 4 條波形，IBIS 模型放回原廠建模治具、跟檔內 V-T 表的最大差（占 VCC）4.40 %0 %有差原廠公開 IBIS 檔（typ 角落；檔不放網站，只放重建誤差）。證明我們讀檔與行為模型對原廠資料算得回來，不證明對真實晶片準
跨電源域倒灌檢查器：示範電路埋的已知問題、誤報、倒灌電流 vs 手算
示範電路埋的已知跨域問題，抓到幾個3.00 個3 個+0.00%自建示範電路（不是任何客戶的電路）：S5 上拉接 S0 晶片的 /SMB_DAT（倒灌）、S5 的 EC 直接接 S0 1.8 V 腳的 /WAKE_N（倒灌）、S0 的驅動端與上拉在 S3／S5 斷電時 S5 的 EC 讀成低的 /PWRBTN_N（接收端讀不到電位）
兩個不該報倒灌的 net（同電源域上拉 /DDC_SCL、S0 上拉進 S5 晶片 /PWRBTN_N）誤報倒灌幾個0.00 個0 個一致同一份示範電路。不報的前提：/DDC_SCL 的上拉和晶片同在 S0；/PWRBTN_N 的上拉電源和驅動端 U3（第 31 腳 output）都在 S0，S5 晶片 U1 在這條線上只有輸入腳（第 12 腳 input）——S0 有電時 S5 一定有電，S0 斷電時沒有任何一端推電流。若 U1 那支腳其實是輸出，這一列就不成立
/SMB_DAT 倒灌電流：ngspice .op vs 手算0.24 mA0.245455 mA-0.73%手算 (VA − 0.6 V) ÷ (R + Roff)，二極體壓降固定 0.6 V；ngspice 用 IS 1e-14 的二極體模型，兩者差的就是二極體實際壓降
/WAKE_N 倒灌電流（直連，驅動端 50 Ω）：ngspice .op vs 手算2.48 mA2.57143 mA-3.38%同上
低電位有效名稱規則：19 個不該判的線名（差動對 _N、左右聲道 _L、A／B 組別 _B、意思不明的 DATA_L／LED_L、會被短字誤中的 PGA_L／SCREEN_L／OPEN_L／INTEL_B／CSI_B 等），誤判幾個0.00 個0 個一致清單裡同時有成對的 _P／_R／_A；規則：_N 有成對 _P 就是差動對、_L／_B 要像控制訊號（RST、EN、WAKE…）而且沒有成對的 _R／_A
同上，20 個該判的線名（PWRBTN_N、RESET#、WAKE_L、N_RST、PLTRST_B、SYS_RESET_N、~CS、PG_B、VR_HOT_L、PWRGD_B、LID_B、PROCHOT_L、INT_L、PCIE_PERST_N、VR_HOT_N、MUTE_L、BLEN_B、SYS_PWROK_N、STBY_L、PGOOD_L），漏判幾個0.00 個0 個一致同一份清單；名稱規則只是猜，頁面也寫明以晶片規格書為準
每個電源狀態下輸入腳讀到什麼：示範電路 5 支接收腳 × S0／S3／S5，跟人工判讀不同的格數0.00 格0 格一致不計入驗證總數（作者自己判讀、自己建的示範）。人工判讀（同一份示範電路）：/PWRBTN_N 的 U1 在 S3、S5 被拉到斷電的軌，其他格都是被驅動、被上拉到有電的軌，或接收端自己沒電
標腳位內建上拉／下拉後的判讀：/PWRBTN_N 的 U1 在 S3、S5，3 種標註（無、內建上拉、內建下拉）× 2 狀態跟人工判讀不同的格數0.00 格0 格一致不計入驗證總數（作者自己判讀、自己建的示範）。人工判讀：沒標＝被拉到斷電的軌（低有效＝被觸發，紅）；內建上拉＝跟拉到斷電軌的外部上拉互拉、看阻值（黃）；內建下拉＝讀成低、低有效＝被觸發（紅）
內建上拉漏進斷電軌：/PWRBTN_N 的 U1 標內建上拉時該報 1 筆（S3、S5、低風險），沒標或標內建下拉時該報 0 筆，不符的次數0.00 次0 次一致不計入驗證總數（作者自己判讀、自己建的示範）。人工判讀：U1（S5，有電）內建上拉經 R3 流進斷電的 S0 軌
串聯元件兩端同名：示範電路埋的 3 顆（耳機輸出 12 Ω、0 Ω 兩側標籤同名 → 高；電容兩端都接地 → 中），漏抓或等級不對幾顆0.00 顆0 顆一致不計入驗證總數（作者自己判讀、自己建的示範）。人工判讀（自建示範，泛用名稱）
同上，不該報的：右聲道正確改名的串聯元件、並聯電容、去耦電容、晶片多支地腳、連接器多支地腳、ESD 保護陣列訊號直通的兩支腳，加上倒灌示範電路整份，誤報幾顆0.00 顆0 顆一致同一份示範；連接器／晶片不在檢查對象內
只接一支腳的 net：短路示範埋的 13 條（標籤打錯字 MIC_BIAS／MIC_BAIS → 高；單獨一條 SPARE_GPIO，以及不能當成打錯字的：只差編號或左右的 GPIO1／GPIO2、LINE_L／LINE_R，短縮寫 SPI_CS／SPI_CLK，腳位名 PC12／PB13，成對訊號 USB3_SSRXN／SSTXN → 中），漏抓或等級不對幾條0.00 條0 條一致不計入驗證總數（作者自己判讀、自己建的示範）。人工判讀（自建示範，泛用名稱）
同上，其他每條都接兩支腳以上的 net，加上倒灌示範整份，誤報幾條0.00 條0 條一致同一份示範
只接一支腳的 net，在 8 份公開 KiCad 專案（GitHub：im-tomu/tomu-hardware、kiibohd/pcb、linklayer/cantact-hw、MalphasWats/hawk、pms67/STRF-Kicad、SukkoPera/OpenFlops；MNT Reform 筆電主機板 source.mnt.re；KiCad 10 內附示範 CM5 載板，共 1210 顆元件、1390 條 net）上標成「像打錯字」的高風險誤報條數（第一版規則 37 條，MNT 上另有 USB3 收發成對 8 條，調整後）0.00 條0 條一致55 條單腳 net 逐條看過名稱：35 條是 kiibohd 鍵盤 MCU 沒用到的腳位（PC0～PC31 等），6 條是 OpenFlops 只接一端的 SPI／SWD／選擇線，13 條是 MNT 的 USB3 收發、開機設定腳等，1 條是 CM5 的 GLOBAL_EN；沒有一條是另一條的打錯字（它們會照規則列成「中」）；預先算好
同上 8 份，故意把 202 條 net 的其中一支腳改成打錯字的名字（相鄰對調、刪一字、多一字、換一字各 202 次，共 808 次），沒抓到或指錯原名的次數0.00 次0 次一致注入測試；只測名字裡有 4 個字以上英文段的 net（另外 1188 條是含數字的腳位名、短縮寫或 KiCad 自動命名的 Net-(…)，前兩類打錯字目前抓不到）
電源 net 推斷：24 個名稱（+3V3_S5、P1V05_S0、+5VALW、+3VS、+1.2V、+VBUS、~rdy_3v3、5V_PWR_EN、3V3_PG、LPC_VCC…）的電壓與電源域，判錯幾個0.00 個0 個一致不計入驗證總數（作者自己判讀、自己建的示範）。人工判讀；+1.2V、+3.3V、+VBUS、~rdy_3v3 是公開 netlist 上實際出現、第一版判錯的寫法（+1.2V 讀成 2 V、+VBUS 讀成 3.3 V、~rdy_3v3 當成電源）；5V_PWR_EN、3V3_PG、30V_GATE、VCC_SENSE、+5V_FB（控制訊號被當成電源）與 LPC_VCC、USB_PWR（電源沒認出來）是 MNT Reform 主機板（CERN-OHL-S v2）上第二版判錯的寫法
電源 net 推斷（看腳位型態）：名稱有 GATE／EN／PG 但接著晶片電源腳的仍算電源（30V_GATE），名稱只有 PWR 而接著電源腳或磁珠的算（USB_PWR、SPK_PWR），只接訊號腳的不算（5V_PWR_EN、3V3_PG、PWR_BUT），7 條 net 判錯幾條0.00 條0 條一致不計入驗證總數（作者自己判讀、自己建的示範）。人工判讀；仿 MNT Reform 主機板實際寫法（30V_GATE 是降壓 IC 的輸入電源）
穩壓器示範（仿 MNT Reform）：該報的 2 筆（MCU 讀的線被拉到斷電的軌；接兩組電源的晶片被拉到自己的其中一組，要標「中、請確認」）有沒有漏，加上不該報的 2 筆（穩壓器 FB 接自己的輸出、EN 被拉到名稱沒有電壓的輸入軌）誤報幾筆0.00 筆0 筆一致不計入驗證總數（作者自己判讀、自己建的示範）。人工判讀（自建小 netlist）
串聯元件兩端同名，在同上 8 份公開專案上的誤報顆數（第一版：CM5 載板的 ESD 保護陣列 PUSB3F96X 3 顆被列 15 筆，那是訊號直通兩支腳的設計）0.00 顆0 顆一致人工判讀；剩下 cantact-hw 3 顆 4 腳焊接跳線列「中、請確認」，是規則設計就要列的；預先算好
倒灌與讀錯電位，在 MNT Reform 筆電主機板（CERN-OHL-S v2，529 顆元件）上：把 LPC_VCC、VIN、30V_GATE 設成常時有電、其他設成 S0 後，屬於正常設計卻被報的筆數（第一版 6 筆：穩壓器自己的 FB／RESET 上拉到自己的輸出 4 筆、名稱沒有電壓卻被當 3.3 V 比較 2 筆）0.00 筆0 筆一致人工逐筆判讀；剩下 5 筆中風險是真的跨域接法（RTC 的 I2C 接到斷電的 SOM、電源管理晶片推斷電的 SOM 喚醒腳與負載開關 EN），是不是問題要看那幾顆的腳位耐壓，判不了；預先算好，原檔不放網站
DC-DC 效率推算 vs TI 實測（SLVA390A Table 1）
TPS54620 12→3.3 V、1 A 效率（用 TI 的 5 V 實測推算）89.76 %不列原值1～3%對照 TI SLVA390A Table 1：同一顆在 3.3 V 的實測效率；推算方法與元件參數照 SLVA390A（文件例題的 DCR 單位有一處誤植，照它算出的功耗取用）
TPS54620 12→3.3 V、2 A 效率（用 TI 的 5 V 實測推算）91.88 %不列原值0.5～1%對照 TI SLVA390A Table 1：同一顆在 3.3 V 的實測效率；推算方法與元件參數照 SLVA390A（文件例題的 DCR 單位有一處誤植，照它算出的功耗取用）
TPS54620 12→3.3 V、3 A 效率（用 TI 的 5 V 實測推算）91.67 %不列原值0.5～1%對照 TI SLVA390A Table 1：同一顆在 3.3 V 的實測效率；推算方法與元件參數照 SLVA390A（文件例題的 DCR 單位有一處誤植，照它算出的功耗取用）
TPS54620 12→3.3 V、4 A 效率（用 TI 的 5 V 實測推算）90.97 %不列原值0.5～1%對照 TI SLVA390A Table 1：同一顆在 3.3 V 的實測效率；推算方法與元件參數照 SLVA390A（文件例題的 DCR 單位有一處誤植，照它算出的功耗取用）
TPS54620 12→3.3 V、5 A 效率（用 TI 的 5 V 實測推算）89.93 %不列原值0.5～1%對照 TI SLVA390A Table 1：同一顆在 3.3 V 的實測效率；推算方法與元件參數照 SLVA390A（文件例題的 DCR 單位有一處誤植，照它算出的功耗取用）
TPS54620 12→3.3 V、6 A 效率（用 TI 的 5 V 實測推算）88.71 %不列原值0.5～1%對照 TI SLVA390A Table 1：同一顆在 3.3 V 的實測效率；推算方法與元件參數照 SLVA390A（文件例題的 DCR 單位有一處誤植，照它算出的功耗取用）
電容原廠模型（在我們的 ngspice 裡跑）vs Murata 實測（C-format 量測檔，預先算好）
GRM155R71H103KA88：原廠模型在自諧振點的 |Z|（以實測為 100%）100.08 %100 %+0.08%Murata C-format 實測 .s2p（串聯接法、0 V、25 °C）；原廠模型是 Murata 公開的 SPICE 靜態模型，在我們的 ngspice 裡跑；10 kHz～1 GHz 全段最大差 3.4%
GRM155R71C104KA88：原廠模型在自諧振點的 |Z|（以實測為 100%）99.70 %100 %-0.30%Murata C-format 實測 .s2p（串聯接法、0 V、25 °C）；原廠模型是 Murata 公開的 SPICE 靜態模型，在我們的 ngspice 裡跑；10 kHz～1 GHz 全段最大差 3.5%
GRM155R61A105KE15：原廠模型在自諧振點的 |Z|（以實測為 100%）99.96 %100 %-0.04%Murata C-format 實測 .s2p（串聯接法、0 V、25 °C）；原廠模型是 Murata 公開的 SPICE 靜態模型，在我們的 ngspice 裡跑；10 kHz～1 GHz 全段最大差 2.3%
GRM188R60J106ME47：原廠模型在自諧振點的 |Z|（以實測為 100%）99.98 %100 %-0.02%Murata C-format 實測 .s2p（串聯接法、0 V、25 °C）；原廠模型是 Murata 公開的 SPICE 靜態模型，在我們的 ngspice 裡跑；10 kHz～1 GHz 全段最大差 2.8%
GRM21BR60J226ME39：原廠模型在自諧振點的 |Z|（以實測為 100%）100.20 %100 %+0.20%Murata C-format 實測 .s2p（串聯接法、0 V、25 °C）；原廠模型是 Murata 公開的 SPICE 靜態模型，在我們的 ngspice 裡跑；10 kHz～1 GHz 全段最大差 2.7%
電源阻抗 PDN：這頁的三參數算法 vs 兩顆 Murata 實測電容並聯的反共振峰（預先算好）
10 nF（0402）∥1 µF（0402）：反共振峰頻率（以兩顆實測直接並聯為 100%）110.96 %100 %+10.96%Murata C-format 實測 .s2p 兩顆直接並聯（串聯接法、0 V、25 °C，不含焊墊與走線）；這頁的三參數 C／ESR／ESL 取各自單顆實測擬合
同上：反共振峰高度（以實測為 100%）123.08 %100 %+23.08%同上
10 nF（0402）∥1 µF（0402）：換成 Murata 原廠 SPICE 模型——反共振峰頻率（以實測為 100%）99.91 %100 %-0.09%Murata 公開 SPICE 靜態模型兩顆並聯，在我們的 ngspice 裡跑；對同一組實測並聯
同上：反共振峰高度（以實測為 100%）99.98 %100 %-0.02%同上
100 nF（0402）∥10 µF（0603）：反共振峰頻率（以兩顆實測直接並聯為 100%）116.39 %100 %+16.39%Murata C-format 實測 .s2p 兩顆直接並聯（串聯接法、0 V、25 °C，不含焊墊與走線）；這頁的三參數 C／ESR／ESL 取各自單顆實測擬合
同上：反共振峰高度（以實測為 100%）132.12 %100 %+32.12%同上
100 nF（0402）∥10 µF（0603）：換成 Murata 原廠 SPICE 模型——反共振峰頻率（以實測為 100%）100.01 %100 %+0.01%Murata 公開 SPICE 靜態模型兩顆並聯，在我們的 ngspice 裡跑；對同一組實測並聯
同上：反共振峰高度（以實測為 100%）100.18 %100 %+0.18%同上
1 µF（0402）∥22 µF（0805）：反共振峰頻率（以兩顆實測直接並聯為 100%）131.81 %100 %+31.81%Murata C-format 實測 .s2p 兩顆直接並聯（串聯接法、0 V、25 °C，不含焊墊與走線）；這頁的三參數 C／ESR／ESL 取各自單顆實測擬合
同上：反共振峰高度（以實測為 100%）98.56 %100 %-1.44%同上
1 µF（0402）∥22 µF（0805）：換成 Murata 原廠 SPICE 模型——反共振峰頻率（以實測為 100%）100.11 %100 %+0.11%Murata 公開 SPICE 靜態模型兩顆並聯，在我們的 ngspice 裡跑；對同一組實測並聯
同上：反共振峰高度（以實測為 100%）99.79 %100 %-0.21%同上
10 nF（0402）∥100 nF（0402）：反共振峰頻率（以兩顆實測直接並聯為 100%）117.10 %100 %+17.10%Murata C-format 實測 .s2p 兩顆直接並聯（串聯接法、0 V、25 °C，不含焊墊與走線）；這頁的三參數 C／ESR／ESL 取各自單顆實測擬合
同上：反共振峰高度（以實測為 100%）97.47 %100 %-2.53%同上
10 nF（0402）∥100 nF（0402）：換成 Murata 原廠 SPICE 模型——反共振峰頻率（以實測為 100%）100.18 %100 %+0.18%Murata 公開 SPICE 靜態模型兩顆並聯，在我們的 ngspice 裡跑；對同一組實測並聯
同上：反共振峰高度（以實測為 100%）99.97 %100 %-0.03%同上
帶狀線 Cohn 精確解、綠漆理論與實測微帶線 vs 我們自己寫的 2D 電場有限差分解（完全不同的方法；場解要幾十秒，這組預先算好）
帶狀線 Cohn 精確解：奇模阻抗45.52 Ω45.4557 Ω+0.13%同一個場解（線寬 0.15、間距 0.15 mm、εr 4.2，零厚度、上下地距離 0.3 mm）
帶狀線 Cohn 精確解：偶模阻抗52.32 Ω52.2918 Ω+0.06%同上
單線帶狀線 Cohn 精確解：阻抗49.04 Ω49.0021 Ω+0.08%2D 場解（W 0.15、b 0.3 mm、εr 4.2、零厚度）
綠漆極限：漆厚 6 mm、εr 跟板材一樣 4.247.13 Ω47.1174 Ω+0.03%理論：線完全埋在同一種介質裡，阻抗＝空氣中阻抗÷√εr（空氣中阻抗也用同一個場解算）
綠漆檢查：漆的 εr＝1 時跟沒漆差多少9.93×10-4 Ω0 Ω一致理論：εr＝1 的漆等於空氣，結果必須一樣
2D 場解（含銅厚 50 µm）：實測微帶線 100 mm 的阻抗48.45 Ω48.459 Ω-0.01%公開 VNA 實測檔讀出的 TDR 線段阻抗（scikit-rf MSL100，W 3.00、H 1.55 mm）；εr 4.527 由同組量測的 εeff 反推，所以不是完全獨立；不算銅厚時場解是 48.96 Ω
我們的 2D 場解 vs 外部：Polar Instruments 商用場解與測試板實測（應用筆記 AP8259，預先算好）
偏置帶狀線差動對（4 層介質）：設計截面130.02 Ω129.82 Ω+0.15%Polar Instruments 應用筆記 AP8259 Fig 2：Polar Speedstack 商用場解算的 Zdiff（W 45、S 100、T 12 µm）
同一片測試板，切片 A 的實際尺寸141.11 Ω140.9 Ω+0.15%AP8259 Table 2：Polar 用切片尺寸重算（線底 40、頂 36～37.5、間距 107、銅厚 11 µm）
切片 B 的實際尺寸142.73 Ω141.2 Ω+1.08%AP8259 Table 2（底 39.4、頂 35.5～36.4、間距 107、銅厚 10.5 µm）
切片 C 的實際尺寸140.84 Ω140.3 Ω+0.38%AP8259 Table 2（底 40～41.2、頂 36.4～38.8、間距 106、銅厚 10.5 µm）
三處切片平均 vs 實測141.56 Ω138.6 Ω+2.14%AP8259 Table 2：TDR 實測平均 138.6 Ω（Polar 自己的切片預測平均 140.8，比實測高 1.6%）；兩條線的左右尺寸取平均，介質厚度用設計值
眼圖（脈衝響應疊加）vs 解析
匹配無損線眼高（50 Ω 源→50 Ω 線→50 Ω 負載）0.50 V0.5 V-0.00%解析：沒有反射與損耗時，眼高＝分壓後全幅 0.5 V
匹配無損線眼寬1.00 UI1 UI-0.00%解析：沒有反射時交叉點都落在位元邊界，眼寬＝1 UI
S 參數：ngspice 交流分析 vs ABCD 矩陣解析
無損三段線 |S21| 跟 ABCD 解析的最大差（0–20 GHz）7.05×10-15 dB0 dB一致解析：ABCD 矩陣串接（跟 ngspice 交流分析是不同的算法）
無損三段線 |S11| 跟 ABCD 解析的最大差（|S11|>−40 dB 的頻點）1.49×10-13 dB0 dB一致解析：ABCD 矩陣串接
有損（100 Ω/m）|S21| 跟 ABCD（cosh/sinh）的最大差3.32×10-11 dB0 dB一致解析：有損 ABCD
讀入 S 參數檔：格式往返一致性（自己匯出的檔再讀回來，證明讀寫一致，不是對外部真值）
匯出再讀回：第 1 段（50 mm 處）50.01 Ω50 Ω+0.02%我們自己匯出的 .s2p 讀回來做反 FFT，對設定值；ngspice 直接暫態 TDR 也是 50.00
匯出再讀回：第 2 段（105 mm 處）70.01 Ω70 Ω+0.02%同上；ngspice 直接暫態 TDR 是 70.00
匯出再讀回：S21 步階 50% 點1.29 ns1.2916 ns+0.01%解析：三段總延遲＝長度×√εeff÷光速
讀入的 S21 算眼圖：3 Gbps 有損線眼高0.40 V0.4046 V+0.00%ngspice 直接暫態（同一條有損線、脈衝響應疊加）；兩邊是不同的路：一邊頻域反 FFT，一邊時域模擬
4 埠：兩條 50／70 Ω 線拼成 .s4p，差動 TDR 第 2 段140.02 Ω140 Ω+0.02%不耦合時差動＝單線 2 倍；檢查 4 埠讀檔、埠號辨認與混模換算
4 埠：同一檔，共模 TDR 第 1 段25.01 Ω25 Ω+0.02%不耦合時共模＝單線一半
讀入 S 參數檔：公開範例檔（scikit-rf，BSD-3）——前 3 項是 FR-4 微帶線／共面波導 VNA 實測（1 MHz～10 GHz），後 3 項是 Qucs 模擬的 4 埠耦合微帶線；這組預先算好，原檔太大不放網站
微帶線 100 mm 實測檔：TDR 線段中間的阻抗48.46 Ω48.439 Ω+0.04%我們的 2D 場解（W 3.00、H 1.55 mm、銅厚 50 µm；εr 4.527 由同組量測反推，所以這項不是完全獨立的對照：獨立的只有場解本身，阻抗是 TDR 讀出來的）
微帶線 200 減 100 mm：用步階延遲差算 εeff3.35 3.393 -1.32%同一組檔用頻域相位斜率算（多線法，原始範例用的方法），1～5 GHz
共面波導 200 減 100 mm：用步階延遲差算 εeff2.86 2.7982 +2.38%同上，頻域相位斜率 1～5 GHz
4 埠耦合微帶線（Qucs 模擬檔）：差動 TDR 阻抗104.00 Ω101.989 Ω+1.97%我們的 2D 場解 2×Zodd（W 1.76、S 1、H 1.51 mm、εr 4.413）；這份 .s4p 是 Qucs 用解析公式模擬的，所以差距同時包含「讀檔」與「公式 vs 場解」兩件事
同一檔：共模 TDR 阻抗38.73 Ω38.288 Ω+1.15%同上，Zeven÷2
同一檔：差動步階 50% 延遲335.25 ps335.42 ps-0.05%同上，奇模 εeff 換算 60 mm 的延遲
插入損失預算：導體損耗（2D 場解＋Wheeler 增量電感）對 Pozar 公式；整條走線損耗對 scikit-rf 公開實測微帶線（預先算好）
導體損耗：置中帶狀線 W 0.2／b 0.5／t 0.035 mm1.34 dB/m1.3184 dB/m+1.81%Pozar《Microwave Engineering》式 3.198（Wheeler 增量電感推出的近似式，作者標示誤差約數 %）；1 GHz、εr 1、退火銅
導體損耗：置中帶狀線 W 0.1／b 0.4／t 0.018 mm2.00 dB/m2.0826 dB/m-3.92%同上，Z 在 120 Ω 附近剛好是式 3.198／3.199 切換處
導體損耗：置中帶狀線 W 0.5／b 1.0／t 0.035 mm0.68 dB/m0.6744 dB/m+0.50%同上
實測微帶線 100 mm 損耗＠3 GHz（只用 1 GHz 那一點反推 Df）0.76 dB0.76555 dB-0.00 dBscikit-rf 公開量測 MSL100／MSL200（W 3.00、H 1.55 mm、銅 50 µm、FR-4，Anritsu VNA），兩條相減抵消接頭；εr 由量測相位反推 4.4376、Df 反推 0.015757
同一條＠5 GHz1.25 dB1.2968 dB-0.04 dB同上
3D 全波（openEMS）vs 我們自己寫的 2D 場解：微帶線
微帶 W 0.3、H 0.17 mm、εr 4.3：特性阻抗（2 GHz）52.98 Ω52.14 Ω+1.60%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；三細度 50.96／51.81／52.14 Ω 單調逼近 2D 值（2026-10-12 用兩組探針重跑 51.02／51.83／52.14，外插 53.00 Ω、對 2D 差 0.05%；p 0.76 小於 1，外插僅供參考。再加到細度 5（11 M 格）52.39 Ω，用細度 2／3／5 外插 52.78 Ω（p 0.97），對 2D 差 −0.37%；細度 4 那組的能量衰減特別慢、跑到步數上限還沒結束，資料截斷不用）
同上：有效介電常數（2 GHz）3.24 3.2306 +0.29%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；2026-10-12 用兩組探針重跑三細度 3.2477／3.2402／3.2380，外插 3.2346（p 1.22），對 2D 差 −0.16%；細度 5 是 3.2356，對 2D −0.13%（加到細度 5 觀察階數變得不穩，不外插）
過孔殘段公式 vs 3D 全波（openEMS）
殘段 1.4 mm、εr 3.8 的通孔：|S21| 缺口頻率27.46 GHz24.81 GHz+10.68%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；兩細度 24.65／24.81 GHz（移動 0.6%）。公式是理想四分之一波長，3D 的殘段等效長多約 0.15 mm
殘段 2.52 mm（頁面預設 2.5，對齊網格）：|S21| 缺口頻率15.26 GHz14.22 GHz+7.31%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；兩細度 14.21／14.22 GHz（移動 0.1%）；等效長多約 0.18 mm
殘段 3.6 mm：|S21| 缺口頻率10.68 GHz10.1 GHz+5.74%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；兩細度 10.09／10.10 GHz（移動 0.1%）；等效長多約 0.21 mm；三組的等效多出長度 0.15／0.18／0.21 mm 隨長度略增，不是固定值
串音 vs 3D 全波（openEMS）
頁面預設截面、長度縮成 20 mm、上升 50 ps：近端串音峰值21.69 mV22.22 mV-2.39%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；三細度 24.19／22.69／22.22 mV，持續往網站值縮小（外插 21.39 mV，p 1.11，網站高 1.4%）
同上：遠端串音峰值（絕對值）45.27 mV47.17 mV-4.03%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；三細度 51.92／48.26／47.17 mV，持續往網站值縮小（外插 45.42 mV，p 1.19，網站低 0.3%）
串音頁切帶狀線的預設截面（上下各 0.1325 mm、εr 4.2、銅厚 0，對 Cohn 精確解）、長 20 mm、上升 50 ps：近端串音峰值13.24 mV14.16 mV-6.50%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；每個端點上下各接一顆 100 Ω 到兩個地；三細度 16.25／14.65／14.16 mV，持續往網站值縮小（外插 13.33 mV，p 1.15）；遠端兩邊都在 1.5 mV 以內（網站 1.21、3D 最細 1.44 mV，入射 0.3%）
帶狀線上下板材不同（下 εr 4.2／0.1 mm、上 εr 3.0／0.165 mm，線偏下；銅厚 0）、長 50 mm、上升 50 ps：近端串音峰值11.59 mV12.48 mV-7.13%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；三細度 14.19／12.88／12.48 mV，持續往網站值縮小（外插 11.81 mV，p 1.15）
同上：遠端串音峰值（絕對值；上下 εr 不同、偶奇模速度差 0.45%，遠端才不是 0）7.56 mV10.53 mV-28.21%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；三細度 17.46／12.11／10.53 mV，收斂慢（約一階），外插 8.03 mV；另用同截面上下都 4.2 的對照組做波形相減，外插 9.04 mV。網站 7.56 mV 比兩種外插低 6～16%，遠端正比於偶奇模速度差；網站這邊的 2D 場解加密（每段 4→16 格）速度差只變 0.8%，已收斂，所以差距較可能在 3D（3D 的 εeff 每級網格誤差 1～4%，跟這個 0.9% 的效應同一量級），但還沒有第四級網格證實，先標判不了。另：線剛好在交界、上下等高時，上下 εr 不同遠端也仍≈0（3D 外插 0.8 mV、網站 0.2 mV）
TDR vs 3D 全波（openEMS）
微帶寬窄寬，中段 0.28 mm（2D 66.87 Ω）、上升 35 ps：TDR 中段平台阻抗66.87 Ω66.27 Ω+0.91%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；兩細度 66.07／66.27 Ω
中段改 0.8 mm（2D 34.37 Ω）：TDR 中段平台阻抗34.37 Ω34.6 Ω-0.66%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；三細度 34.69／34.65／34.60 Ω
插入損失：導體損耗 vs 3D 全波（openEMS）
置中帶狀線 W 0.2／b 0.5／t 0.035 mm（同 i1）、代用導電率 5.17e6 S/m（1 GHz 集膚深度 7 µm）：導體損耗（1 GHz）4.50 dB/m4.4094 dB/m+1.95%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；線與地用實心有限導電率導體（集膚深度內 3～6 格），三細度 4.5037／4.4345／4.4094 dB/m，列最細那次（最細兩級只差 ≤0.7%；另做三級外插僅供參考，網格無限細約 4.37 dB/m）；網站值＝i1×√(5.8e7/σ)（頁面的導體損耗正比於表面電阻）；同做法先驗平行板精確解，差 ≤2.2%。銅本身集膚深度約 2 µm、3D 網格量太大，所以用代用導電率
3D 全波（openEMS）vs 我們自己寫的 2D 場解：差動微帶
阻抗頁預設差動微帶 W 0.15／S 0.15／H 0.1／t 0.035 mm、εr 4.2：Zdiff（2 GHz）94.11 Ω93.938 Ω+0.18%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；只算一半，對稱面放 PEC＝奇模、PMC＝偶模；線含 35 µm 銅厚；Z0 用兩組探針的均勻線關係解（不受端點反射影響，1～8 GHz 平坦）；五細度 93.49／93.75／93.86／93.92／93.94 Ω 單調逼近本頁值（最細三級外插 93.96 Ω，本頁高 0.15%）
同上：Zcomm（2 GHz）29.92 Ω30.107 Ω-0.62%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；五細度 30.53／30.31／30.20／30.15／30.11 Ω 單調逼近本頁值（兩組三級外插 29.69～30.00，觀察階數不穩，僅供參考）。有效介電常數 3D 隨網格移動、約一階：偶模五細度 3.449→3.270，外插 3.1825、本頁 3.1851（差 0.08%）；奇模五細度 2.783→2.666、外插 2.6126、本頁 2.610（差 0.1%）；兩個模態都要加密到五級才看得出來，所以不列成績、寫在這裡；同樣的量法拿均勻板材的帶狀線驗（有效介電常數精確值就是 εr＝4.2），3D 最細那次高 2.9～4.2%、外插 4.17～4.23，所以這是 3D 網格本身的一階誤差，不是本頁的問題
同 o12 截面加綠漆（順著板面與走線覆蓋，厚 0.035 mm、εr 3.5）：Zdiff（2 GHz）84.97 Ω85.306 Ω-0.39%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；三細度 85.264／85.270／85.306 Ω（已平）。同網格把綠漆換成空氣的對照組 93.746／93.920／94.028 Ω → 綠漆讓 Zdiff 降 8.48／8.65／8.72 Ω（外插 8.86），本頁降 8.93 Ω（對外插差 0.8%）
同上：Zcomm（2 GHz）28.27 Ω28.732 Ω-1.60%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；三細度 29.18／28.88／28.73 Ω，持續往本頁靠（外插 28.30，p 1.02，對本頁差 0.1%）；綠漆造成的變化 3D −1.44／−1.49／−1.53、本頁 −1.61 Ω
3D 全波（openEMS）vs 我們自己寫的 2D 場解：差動帶狀線
阻抗頁切到帶狀線時的預設值 W 0.15／S 0.15、上下各 0.13 mm、t 0.035 mm、εr 4.2：Zdiff（2 GHz）71.09 Ω71.22 Ω-0.18%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；三細度 71.15／71.21／71.22 Ω（最後一級只變 0.01%）。同一套 3D 先拿零厚度帶狀線對 Cohn 精確解：奇模最細差 −1.2%（外插 −0.5%）、偶模 +0.1%
同上：Zcomm（2 GHz）21.14 Ω21.347 Ω-0.96%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；五細度 21.78／21.57／21.46／21.39／21.35 Ω，單調往本頁值靠；最細三級外插 21.07（p 0.84）、前一組三級 21.15（p 1.07），本頁 21.142 落在兩者之間。同一批網格的 εeff 外插 4.210，對精確值 4.2 差 0.25%（量法本身對）
插入損失：介質損耗 vs 3D 全波（openEMS）
微帶 W 0.3、H 0.17 mm、εr 4.3（同 o1）、板材導電率 9.5688e-3 S/m（2 GHz 時 tanδ 0.02）：介質損耗（2 GHz）5.90 dB/m5.859 dB/m+0.77%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；同 o1 三種網格 5.908／5.870／5.859 dB/m，列最細那次（外插到網格無限細 5.844）；每組減掉同網格無損那組的誤差底（−0.01～−0.04 dB/m）。網站值是頁面的 Pozar 填充比例式（Dk 固定、tanδ 0.02、εeff 3.2400 同 o2）；同截面用 2D 場解算 ∂εeff/∂εr 的準靜態精確值是 5.851，所以網站高的 0.8% 幾乎全是填充比例式本身的近似，3D 外插對精確值差 0.1%。openEMS 的板材損耗只能給固定導電率，tanδ 隨 1/f 下降，介質損耗在 1～5 GHz 都在 5.85～5.87（最細）
插入損失：導體損耗 vs 3D 全波（openEMS）
微帶線 W 0.3／H 0.17／t 0.035 mm（同 o1 截面、板材換空氣只看導體）、代用導電率 5.17e6 S/m：導體損耗（1 GHz）4.13 dB/m3.9829 dB/m+3.76%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；線與地用實心有限導電率導體，表面格 δ/3／δ/4.5／δ/6 三級 4.0627／4.0075／3.9829 dB/m（第三級用同網格無損組的 Z；借第二級 Z 時 3.9819，差 0.03%）（每級移動 1.4%→0.6%），列最細那次；三級外插 3.930（p 1.32），網站對外插高約 5.2%，只算一半（y＝0 PMC）；Z 用同網格無損組實測，無損組前進波誤差底 ≤0.004 dB/m。0.5／1／1.5 GHz 網站對最細那級高 4.4%／3.8%／2.8%（0.5 GHz 三級不單調、不外插；1.5 GHz 外插後高 3.8%）。同 o11 帶狀線的趨勢：頻率越低、集膚深度佔銅厚越多，Wheeler 法越偏高）。網站值＝銅 1.2338 dB/m×√(5.8e7/σ)
差動對 skew vs 3D 全波（openEMS）
耦合微帶（線寬＝間距 0.15）、P 多 1 mm：差動轉共模比 |Scd21/Sdd21| @10 GHz-14.54 dB-14.5 dB-0.04 dBopenEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；網站公式 tan(πfδ)、δ 用單線 εeff 3.131；2～15 GHz 全段差 ≤0.29 dB（填奇模值時 ≤0.62 dB）
插入損失：導體損耗 vs 3D 全波（openEMS）
差動微帶奇模 W 0.15／S 0.15／H 0.1／t 0.035 mm（阻抗頁預設差動對、板材換空氣只看導體）、代用導電率 5.17e6 S/m：導體損耗（1 GHz）7.38 dB/m7.0479 dB/m+4.72%openEMS 3D 全波（自己寫的 JS 產生輸入檔；網格加密到最細那次的實際結果、不用外插；預先算好）；線與地用實心有限導電率導體，表面格 δ/3／δ/4.5／δ/6 三級 7.1608／7.0783／7.0479 dB/m（三級同物理時間 4.72 ns，埠訊號尾巴 −90～−107 dB），列最細那次；三級外插 7.0048（p 1.86），網站對外插高約 5.4%；只算一半（y＝0 PEC＝奇模）；Z 用同網格無損組實測。0.5／1／1.5 GHz 網站對最細那級高 5.9%／4.7%／4.1%（外插後 6.2%／5.4%／5.2%）。比單線微帶（o22）偏高多一些：奇模電流擠在兩條線相對的內側邊，Wheeler 法偏差較大。網站值＝銅 2.2036 dB/m×√(5.8e7/σ)
3D 全波（openEMS）vs 我們自己寫的 2D 場解：梯形截面差動微帶
JLCPCB 4 層 1.6 mm 標準疊構（JLC04161H-7628）外層差動：底寬 W 0.2258、間距 S 0.1524、介質 H 0.2104 mm、εr 4.3、銅厚 0.0406 mm；矩形截面（蝕刻 0）：奇模阻抗 Zodd（1 GHz）49.26 Ω49.288 Ω-0.05%openEMS 3D 全波（自己寫的 JS 產生輸入檔；預先算好）；只算一半（y＝0 PEC＝奇模），1 GHz；細度 1／1.5／2 三級（各 334,000／501,000／668,000 步，三級都在 0.9999 ns 結束、停止條件關閉，埠訊號尾巴 −93～−110 dB）；🔴 這兩列例外地列「三級外插值」而不是最細那次（Richardson，h＝1／0.667／0.5）；三級 47.266／47.933／48.268 Ω，外插 49.288（p 0.99）；網站值＝2D 場解 nper 6（2026-10-13 起的斜邊對齊算法；矩形不受影響，新舊都是 49.261）
同上、梯形截面（頂面每邊內縮 0.00635 mm＝0.25 mil）：奇模阻抗 Zodd（1 GHz）49.97 Ω49.908 Ω+0.12%openEMS 3D 全波（自己寫的 JS 產生輸入檔；預先算好）；只算一半（y＝0 PEC＝奇模），1 GHz；細度 1／1.5／2 三級（各 334,000／501,000／668,000 步，三級都在 0.9999 ns 結束、停止條件關閉，埠訊號尾巴 −93～−110 dB）；🔴 這兩列例外地列「三級外插值」而不是最細那次（Richardson，h＝1／0.667／0.5）；三級 48.106／48.731／49.038 Ω，外插 49.908（p 1.05）；網站值＝2D 場解 nper 6 的斜邊對齊算法 49.970（2026-10-13 修正前的舊算法是 50.286，對 3D 高 0.76%）。梯形減矩形的差：3D 外插 +1.26%、網站 +1.44%（兩個大數相減，誤差大，不另列）
迴路穩定度（峰值電流模式降壓）vs TI 設計步驟、TI 計算值與 TI 實測
TI SLVA352A 例題（TPS54620，目標交越 120 kHz、2×100 µF 照降額式）：R414.24 kΩ不列原值<0.5%對照 TI SLVA352A 式 1 的例題結果
同上：C43.66 nF不列原值<0.5%對照 TI SLVA352A 式 3 的例題結果（文件用取整後的 R4 算，這裡照做）
同上：Type III 的 Cc（R8＝10 kΩ）132.63 pF不列原值<0.5%對照 TI SLVA352A 式 6 的例題結果
同上：ESR 零點（2 mΩ）835.56 kHz不列原值<0.5%對照 TI SLVA352A 式 5 的例題結果
TI SNVA793 LMR14020、電感 2.2 µH：交越頻率（含電感極點）37.05 kHz不列原值0.5～1%對照 TI SNVA793 Table 2（TI 自己的計算值，不是實測）
同上 2.2 µH：相位裕度70.6 °不列原值<0.5°對照 TI SNVA793 Table 2（TI 計算值）
TI SNVA793 LMR14020、電感 10 µH：交越頻率（含電感極點）29.66 kHz不列原值<0.5%對照 TI SNVA793 Table 2（TI 自己的計算值，不是實測）
同上 10 µH：相位裕度41.3 °不列原值<0.5°對照 TI SNVA793 Table 2（TI 計算值）
TI SNVA793 LMR14020、電感 22 µH：交越頻率（含電感極點）22.83 kHz不列原值<0.5%對照 TI SNVA793 Table 2（TI 自己的計算值，不是實測）
同上 22 µH：相位裕度22.8 °不列原值<0.5°對照 TI SNVA793 Table 2（TI 計算值）
TI SNVA793 LMR14020、電感 47 µH：交越頻率（含電感極點）16.84 kHz不列原值<0.5%對照 TI SNVA793 Table 2（TI 自己的計算值，不是實測）
同上 47 µH：相位裕度6.6 °不列原值<0.5°對照 TI SNVA793 Table 2（TI 計算值）
TPS54620 新版 EVM（Type II，R4 5.62 kΩ／C4 6.8 nF、100 µF×2）：交越頻率34.90 kHz不列原值>3%對照 TI SLVU281B Table 1-2 的實測；電感極點由原廠模型的電流感測增益與斜率補償算出，沒有擬合
同上：相位裕度48.0 °不列原值>3°對照 TI SLVU281B Table 1-2 的實測（沒有擬合）
TPS54620 舊版 EVM（Type II，R4 1.69 kΩ／C4 8.2 nF、47 µF×1）：交越頻率40.95 kHz不列原值>3%對照 TI SLVA352A Fig.1–2 的實測（沒有擬合）
同上：相位裕度46.2 °不列原值<0.5°對照 TI SLVA352A 第 2 頁的實測（沒有擬合）
TPS54620 SLVA352 Type III（R4 14.3 kΩ／C4 3.9 nF／Cc 150 pF、100 µF×2）：交越頻率69.56 kHz不列原值>3%對照 TI SLVA352A Fig.6 的實測（沒有擬合）。Type III 的交越頻率目前只對到這一組實測、低估約 4 成，原因未明
同上：相位裕度51.6 °不列原值>3°對照 TI SLVA352A 第 6 頁的實測（沒有擬合）
同一組設計（新版 EVM）：這頁的公式 vs TI 原廠平均模型——交越頻率34.90 kHz不列原值1～3%對照 TI TPS54620 原廠 PSpice 平均模型（SLIM303A，在我們的 ngspice 裡跑同一個電路；模型檔不放網站）
同上：相位裕度48.0 °不列原值1～3°對照 TI TPS54620 原廠 PSpice 平均模型（同上）
同一組設計（舊版 EVM）：這頁的公式 vs TI 原廠平均模型——交越頻率40.95 kHz不列原值>3%對照 TI TPS54620 原廠 PSpice 平均模型（SLIM303A，在我們的 ngspice 裡跑同一個電路；模型檔不放網站）
同上：相位裕度46.2 °不列原值>3°對照 TI TPS54620 原廠 PSpice 平均模型（同上）
同一組設計（SLVA352 Type III）：這頁的公式 vs TI 原廠平均模型——交越頻率69.56 kHz不列原值0.5～1%對照 TI TPS54620 原廠 PSpice 平均模型（SLIM303A，在我們的 ngspice 裡跑同一個電路；模型檔不放網站）
同上：相位裕度51.6 °不列原值<0.5°對照 TI TPS54620 原廠 PSpice 平均模型（同上）
瀏覽器引擎 vs 命令列 ngspice 47（雙 N-MOS，8 種狀態）
CPU 端電壓，8 種狀態的最大差3.5×10-7 V0 V一致同一份電路在 Mac 命令列 ngspice 47 用 .op 實跑對照

IEC 61000-4-5 的容許範圍表我們沒有取得原文，所以這裡只列「跟標稱值差多少」，不宣稱合格與否。AN4275 表格的 42／12／2 Ω 是「產生器 2 Ω＋外加負載」。

02 · SURGE × BOB SMITH

乙太網路接口挨了一發 4 kV 突波，75 Ω 電阻吃到多少？

SIDACtor 在 151 ns 就觸發，之後 surge 電流一路經過 75Ω 流進 SIDACtor：75Ω 吸收 2962 mJ，其中 99.99% 發生在觸發之後。 電容 1000 pF → 470 pF，能量只差 0.004%：在這個模型裡，電容值不是關鍵。注意這跟實驗室觀察不一致（有實驗室把電容改小後測試通過），點這裡看可能原因
34.3 A75Ω 峰值電流
2962 mJ75Ω 吸收的能量
0.179 mJ其中「觸發前」電容充電那段
34.3 A保護元件峰值電流（額定 400 A）
手算檢核觸發後 SIDACtor 近似短路，峰值電流 ≈ 4000 V ÷（2 Ω 產生器 ＋ 40 Ω 耦合 ＋ 75 Ω ＋ 0.05 Ω）＝ 34.2 A；模擬 34.3 A，差 +0.29%
di/dt 檢查突波電流經過 SIDACtor 的最大上升率 50 A/µs，規格書上限 500 A/µs（Littelfuse SIDACtor DO-214, p.143）。不含觸發瞬間電容直接放電那一段：那段取決於走線電感，模型沒有。
流過終端電阻 R 的電流
目前的電容比較用電容放大框：觸發瞬間的電壓
0102030400102030405060時間 µsA放大：觸發瞬間的電壓VS 530 V151 ns 觸發0–454 ns峰值 34.3 A
實線是流過 75Ω 電阻的電流；虛線是把電容換成 470 pF 再算一次的結果。兩條幾乎疊在一起，代表換電容對這顆電阻沒什麼差別。
右上角的小框把最前面的幾百奈秒放大：是電壓，衝到 （530 V）時保護元件導通。
流過 SIDACtor 的電流，對照原廠額定
01002003004005000102030405060時間 µsA原廠額定 Ipp 8/20µs＝400 A34.3 A
這條線是保護元件（SIDACtor）實際流過的電流，虛線是原廠規格寫的極限 400 A。兩條離得越遠越安全：現在只用到額定的 9%。
能量可以想成電阻被「加熱」了多少。觸發前那段很小，代表電阻主要是在保護元件導通之後被加熱的。
這個結論跟實驗室觀察不一致

實務上有實驗室觀察到：把這顆高壓電容從 1000 pF 改成 470 pF 後，突波測試就過了。這個模型卻說兩者對終端電阻的能量幾乎一樣。在確認原因之前，請把上面的結論當成「模型的預測」，不是定論。

可能原因（依我們判斷的可能性排序；排除的也列出來）：

  1. SIDACtor 當時沒有導通（目前模型唯一解釋得了的情況）：沒上件、焊接不良或已經壞成開路時，終端電阻的能量全部來自電容充電，電容值就會有明顯差別。模型裡把 VS 設成 10000 V 模擬「沒導通」：1000 pF 時終端電阻吸收 1.29 mJ、470 pF 時 0.35 mJ，差 3.7 倍，電容兩端也會被衝到約 4 kV。套用看看
  2. 觸發瞬間的 di/dt（已算過，排除）：電容對 SIDACtor 放電的上升率＝電壓÷迴路電感，跟電容值無關（10 nH 時兩者都是 53,000 A/µs，超過規格書 500 A/µs）；電容只改放電峰值（173 A vs 121 A）與電荷（2.1 倍）
  3. 耦合方式不同：實驗室的耦合網路（耦合電容、氣體放電管）跟參數裡的三種耦合方式不一樣，SIDACtor 的觸發時間與電流會變
  4. 觸發點不同（在這個模型裡已排除）：規格書的 VS 530 V 是在 100 V/µs 下量的，突波上升更快時實際觸發電壓可能更高。我們把 VS 從 530 掃到 1000 V（下面的按鈕可以重跑），兩個電容值對終端電阻的能量差都不到 0.02%，所以光是觸發點變高，解釋不了實驗室的結果。變壓器漏感與四對線並聯仍沒有建模

每一列都用目前與比較用的兩個電容值各跑一次，需要引擎

要分辨是哪一個，最快的一個量測：確認測試那片板子的 SIDACtor 有上件、測後量過是好的；或測試時同時量 SIDACtor 兩端電壓，看它有沒有觸發、在多少伏觸發。

查看送進 ngspice 的 netlist
bobsmith surge
Cc c 0 0.00000776 IC=4295.38
Rs1 c 0 14.8
Rm c x 1.05
Lr x o 0.00000974 IC=0
Rs2 o 0 23.3
Rcp o ct 40
Vam ct a 0
R75 a m 75
C1 m 0 1000p
S1 m sd pk 0 SW1
Vsd sd 0 0
Cs m 0 30p
Dpk m pk DPK
Cpk pk 0 1p
.model DPK D(IS=1e-12 N=0.01)
.model SW1 SW(Ron=0.05 Roff=1e9 Vt=529 Vh=1)
.tran 20n 100u UIC
.end
什麼時候會用到、這頁在算什麼

Bob Smith 終端把變壓器中心抽頭經 75 Ω 電阻與高壓電容接到機殼；保護元件（SIDACtor）擋在後面。突波一進來，電壓衝到 530 V 時 SIDACtor 導通，接下來的電流全部要穿過那顆 75 Ω。試試看：把電容換成 470 pF、拿掉 40 Ω 耦合電阻、換回前代結構、把觸發電壓拉到 800 V。

什麼時候會用到
  • 乙太網路、電話線、PoE 介面要過 IEC 61000-4-5 突波測試，想在進實驗室之前先知道保護元件撐不撐得住、終端電阻會吃到多少能量
  • 實驗室打掛了，想知道是哪一顆先壞、改哪個元件值才有用
  • 挑 SIDACtor／GDT 時，比較不同觸發電壓與 IPP 額定的餘裕
突波（surge）是雷擊或大型設備開關時，沿著網路線或電源線跑進來的一大股能量，持續幾十微秒。測試時用一台「突波產生器」模擬它。保護元件的工作是在電壓衝高時導通，把電流導到機殼地；這個計算器算的是：電流導走的路上，每一顆元件各吃到多少。
03 · ESD × TVS

8 kV 靜電打到接頭，IC 腳位看到幾伏、內部要扛幾安培？

TVS 和 IC 直接並聯時，IC 內部要扛 19.1 A 峰值（占 55%）：TVS 的鉗位電壓比 IC 內部二極體導通電壓高，電流會先往 IC 裡面走。串一顆 10 Ω 看看。
23.3 VIC 腳位峰值電壓
19.3 VIC 腳位 5 ns 之後的最高電壓
15.6 ATVS 峰值電流
19.13 AIC 內部 ESD 二極體峰值電流
電壓：TVS 那一點與 IC 腳位
TVS 那一點IC 腳位IC 絕對最大電壓
051015202530050100150200時間 nsVIC 絕對最大 3.6 V放大：前 5 ns尖峰 23 V0–5 nsIC 腳位峰值 23.3 V
是 TVS（保護二極體）那一點的電壓，是 IC 腳位的電壓，虛線是 IC 能承受的最高電壓。IC 腳位那條越常待在虛線上面，IC 越危險。右上小框放大最前面 5 奈秒：ESD 一打進來會先有一根很高的尖峰。
電流怎麼分：TVS vs IC 內部
流進 TVS流進 IC 內部二極體
0510152025050100150200時間 nsATVS 15.6 AIC 內部 19.1 A
ESD 的電流會分兩路走：流進 TVS（我們希望它扛），流進 IC 晶片內部的小保護二極體（它很小，扛太多會壞）。在 TVS 和 IC 中間串一顆電阻，電流就會被趕到 TVS 那邊去。

預設 TVS 參數是典型參考值（依公開規格，僅供試算、非背書）：依 TI TPD1E10B06（Rev. G）——膝點 9.3 V、動態電阻 0.425 Ω 由圖 5-3 TLP 曲線 3–25 A 目測點最小平方擬合；跟資料表的典型值不同，因為擬合的電流範圍不同。IC 內部二極體以理想 VDD 電源吸收電流，實際電源軌會被頂高。HBM 2 kV 等級的約 1.33 A 是 JS-001 人體模型 100 pF 經 1.5 kΩ 的算術，僅供參考。

查看送進 ngspice 的 netlist
esd tvs
C1 ga 0 150p IC=8000
R1 ga gb 330
L1 gb line 5.355e-7 IC=0
C2 gc 0 2.142e-12 IC=8000
R2 gc gd 110.16
L2 gd line 2.8788e-7 IC=0
Lt line tvi 0.75n
Vit tvi tv 0
Da tx tv DZ
Db tx 0 DZ
Ct line 0 12p
Rser line pin 0.001
Cin pin 0 5p
Vdd vdd 0 3.3
Vic pin pinx 0
Dh pinx vdd DI
Dl 0 pinx DI
.model DZ D(IS=1e-12 N=1 RS=0.2125 BV=8.600 IBV=1m CJO=0)
.model DI D(IS=1e-14 N=1 RS=1)
.tran 0.01n 200n UIC
.end
什麼時候會用到、這頁在算什麼

ESD 槍打在接頭上，TVS 二極體會把電壓鉗住——但 IC 晶片裡面自己也有保護二極體，兩者是並聯的。TVS 的鉗位電壓比 IC 內部二極體高，所以電流會先往 IC 裡面鑽。試試看：在 TVS 和 IC 之間串 10 Ω、只看 TVS 本身、換成負極性、打 15 kV。

什麼時候會用到
  • USB、HDMI、按鍵、金屬外殼附近的接頭要過 ±8 kV 接觸放電
  • 選 TVS：鉗位電壓夠不夠低、IC 腳位撐不撐得住
  • 決定要不要在 TVS 和 IC 之間串電阻、串多大（會影響訊號速度）
ESD（靜電放電）就是手摸到接頭時那一下「啪」：電壓很高（幾千伏）但只有幾十奈秒。TVS 是專門擋靜電的二極體，平常不導通，電壓一高就導通把電流導到地。問題是 IC 晶片裡面自己也有小的保護二極體，兩者會搶著導電——這個計算器算的就是電流怎麼分。
04 · POWER DOMAIN CROSSING

貼上你的 netlist，找出睡眠時倒灌、讀錯電位，以及被短路的串聯元件

讀到 7 顆元件、8 條 net（KiCad（S-expression）），找到 4 筆跨電源域：高風險 2、提醒 2。

CSV 裡開頭是 + − = @ 的名稱（例如 +3V3）前面加了一個單引號，避免 Excel 當成公式執行；有些 Excel 版本會把這個單引號顯示出來，資料本身沒有壞。

等級訊號線路徑出事的狀態
高｜接收端讀不到電位/PWRBTN_NU1.12（+3V3_S5）有電，但這條線的 R3 上拉到 +1V8_S0、驅動端 U3.31（+1V8_S0） 都沒電S3 / S5
高｜上拉跨域/SMB_DATR1 10k：+3V3_S5 → /SMB_DAT → U2.20（+3V3_S0）S3 / S5
中｜直連跨域/SMB_DATU1.10（+3V3_S5）直接接到 U2.20（+3V3_S0）S3 / S5
中｜直連跨域/WAKE_NU1.11（+3V3_S5）直接接到 U3.30（+1V8_S0）S3 / S5
在 S3、S5 狀態下，U1（+3V3_S5）還有電、在讀 /PWRBTN_N，但這條線上 R3 100k 接的 +1V8_S0、驅動端 U3 都已經斷電。這條線會被上拉電阻拉到斷電的軌（通常是 0 V），U1 讀到的是「低」——/PWRBTN_N 的名稱看起來是低電位有效，讀成低等於一直被按著或被觸發（名稱是用規則猜的，請以晶片規格書為準）。這不是倒灌，是功能問題。常見改法：把上拉改接到接收端那個一直有電的電源域，或在接收端那側加一顆有電的上拉／下拉，讓斷電時有確定的電位；也可以讓韌體在對方斷電時忽略這支腳。
每個電源狀態下，輸入腳讀到什麼
訊號線接收腳腳位內建S0S3S5
/DDC_SCLU2.21高（R2）——
/PWRBTN_NU1.12由 U3 驅動低（拉到斷電的軌）低（拉到斷電的軌）
/SMB_DATU1.10由 U2 驅動高（R1）高（R1）
/SMB_DATU2.20由 U1 驅動——
/WAKE_NU3.30由 U1 驅動——

「—」＝接收端自己沒電；紅色＝浮接，或低電位有效的訊號被拉到斷電的軌；黃色＝其他被拉到斷電軌的線。晶片腳位內建的上拉／下拉 netlist 看不到：沒標就當沒有。請照晶片規格書在「腳位內建」那欄選，表格會即時重算；標了的腳不再列進上面的「讀錯電位」清單。

串聯元件兩端同名（被短路）

沒有找到兩支腳接在同一條 net 上的電阻、電容、電感、磁珠、二極體或保險絲。

只接一支腳的 net（可能是標籤打錯）

每條 net 都接到兩支以上的腳。

電源域推斷規則：從 net 名稱取電壓（3V3＝3.3 V、+1.2V 這類小數照寫、+3VS 這類整數 3 視為 3.3 V、VBUS＝5 V；名字帶 ~ 或 # 的是低電位有效訊號，不當電源；名字有 EN／PG／GATE／FB／SENSE 這類控制字段的不當電源，除非 net 上接著晶片的電源腳；經 0 Ω 接到電源、又接晶片電源腳的 net 視為同一條電源；名字沒有電壓的電源先當 3.3 V，表上會標「猜的，請填」，這種電源不做「電壓不同」比較）與電源域（_S0／_S3／_S5／ALW／DSW／AUX／SUS／RUN，結尾 VS＝S0、VA／VALW＝常時有電）；晶片的電源域＝它接到的電源 net。被動元件（R、C、L、FB、D、J…）不當作晶片。只標「輸入」的腳不會被當成推電流的那一端。限制：多電源晶片無法從 netlist 知道每支腳屬於哪個電源，會標出來請你確認；直連的判斷只看 netlist 的腳位型態，output、bidirectional、open_collector 都當成可能推高電位（保守：開汲極的線也會被提醒，示範電路裡 SMBus 那一筆就是）。另外會檢查「接收端讀不到有效電位」：某個狀態下接收端有電，但這條線上所有上拉電源與驅動端都沒電（例如低電位有效的訊號，在驅動端斷電時被上拉到斷電的軌而讀成「按下」）；這一類是功能問題、不是倒灌，所以不跑電流模擬。「串聯元件兩端同名」：電阻、電容、電感、磁珠、二極體、保險絲的兩支腳接在同一條 net＝被短路（常見成因是元件兩側貼了同一個網路標籤，ERC 不會報）；兩端都是電源或地的標「中」（可能是預留不上件）；連接器、測試點、晶片有多支同名腳是正常的，不檢查；超過兩支腳的二極體（ESD 保護陣列，訊號直通兩支腳）也不檢查。「只接一支腳的 net」：一條 net 只接到一支腳＝沒接上；名稱跟另一條 net 只有一段不同、而且那一段是 4 個字以上的英文字只差 1 個字元（6 個字以上差 2 個，相鄰兩字對調算 1 個）時標「高」（多半是標籤打錯字）；含數字的腳位名（PC12／PB13）、短縮寫（CS／CLK）、只差編號或左右的成組命名不算；KiCad 自動命名的 unconnected-…、標 no_connect 的腳不算。拉到接收端自己的電源（例如穩壓器的 FB、RESET 上拉到自己的輸出）不報「讀不到電位」。示範電路是我們自己寫的，不是任何客戶的電路。

什麼時候會用到、這頁在算什麼

S5（待機）的上拉電阻接到只有 S0（開機）才有電的晶片，或待機晶片直接推一顆斷電的晶片——開機時一切正常，進 S3／S5 才出事，看圖最容易漏。這個檢查器讀 netlist、照電源 net 的名字推斷電源域（推錯了在表上直接改），列出所有跨域的點，點一筆就跑 DC 模擬看倒灌多少。netlist 只在你的瀏覽器裡讀，不會上傳。

什麼時候會用到
  • 審圖：找出 S5（待機）電源的上拉接到只有 S0（開機）才有電的晶片
  • 待機（S3／Modern Standby）耗電異常、某顆晶片在關機時半開機或漏電
  • 換料或改電源架構之後，快速把全部跨電源域的點掃一遍
電腦有好幾組電源：有的只在開機時有電（S0），有的待機也有電（S5）。如果一條訊號線一頭接著有電的那組、另一頭接著已經斷電的晶片，電就會從訊號腳「倒灌」進斷電的晶片，把它的電源頂起來。開機時一切正常，進待機才出事，所以看圖很容易漏。
05 · OPEN-DRAIN PULL-UP

I2C／SMBus 的上拉電阻，選多大才同時守得住低電位和上升時間？

1.50 kΩ 可以用：落在 967 Ω～1.77 kΩ 之間，上升時間 254 ns（上限 300 ns）。要省電往大的那頭選，要速度餘裕往小的那頭選。
967 ΩRp 最小值（VOL 守得住）
1.77 kΩRp 最大值（上升時間守得住）
254 ns你選的 1.50 kΩ：上升時間
0.269 V低電位 VOL（下拉 3.00 mA 等級的驅動）
雜訊餘裕低：VIL 0.99 V − VOL 0.269 V ＝ 0.721 V；高：VCC 3.3 V − VIH 2.31 V ＝ 0.99 V（上拉到 VCC，高電位就是 VCC）
量測提醒示波器探棒本身也是匯流排電容的一部分：10X 被動探棒原廠多標在幾 pF（例如 Tektronix TPP0250 <4 pF），切到 1X 檔會大很多。量到的上升時間比這裡算的慢，先確認探棒檔位，再懷疑電路。
放開之後的上升波形
012340.511.522.5時間 µsVVIH 0.7×VCC 2.31 VVIL 0.3×VCC 0.99 V上升時間 254 ns
開汲極的意思是：晶片只會把線拉到地，放開時靠上拉電阻把線拉回高電位。電阻太小，晶片拉不下來（低電位不夠低）；電阻太大，線上的電容充電太慢，訊號還沒升上去下一個位元就來了。上面那條線是放開之後電壓往上爬的樣子，兩條虛線之間花的時間就是「上升時間」。

I2C：VOL 0.4 V @ 3 mA（VCC＞2 V）、0.2×VCC @ 2 mA（VCC≤2 V），上升時間取 0.3→0.7 VCC（I2C 規範 NXP UM10204 Rev. 7.0 §6.1 表 10 與圖 38；NXP 官網原檔要登入，從第三方轉載版讀；RC 公式照 TI SLVA689 式 3–5）。SMBus：VIL 0.8 V／VIH 1.35 V，上升時間取 (VIL−0.15 V)→(VIH+0.15 V)（SMBus 3.1 PDF p.19 Note 7），tR 上限 PDF p.18，驅動能力 Low Power 350 µA（p.23）／High Power 4 mA（p.25）。SMBus 的 Rp 上限是我們把同一個 RC 式子換成 Note 7 的量測範圍推出來的。模擬把驅動端當成「在 IOL 時剛好是 VOL」的開關。

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pullup
Vcc vcc 0 3.3
Rp vcc bus 1500
Cb bus 0 2e-10
Vg g 0 PWL(0 1 1u 1 1.001u 0)
Sd bus 0 g 0 SWD
.model SWD SW(Ron=133.33333333333334 Roff=1e12 Vt=0.5 Vh=0.01)
.tran 7.000e-10 2.800e-6
.end
什麼時候會用到、這頁在算什麼

電阻太小，晶片拉不下來；太大，匯流排電容充太慢。這裡照 TI SLVA689 的公式算出可用範圍，再用 ngspice 實跑你選的電阻看真正的上升波形。SMBus 的門檻、上升時間量測範圍與驅動能力照 SMBus 3.1 規範。

什麼時候會用到
  • 新加一顆 I2C／SMBus 裝置、或改了走線長度，匯流排電容變了
  • 同一條匯流排上有 Low Power 和 High Power 等級的 SMBus 裝置，要找兩者都能用的電阻
  • WAKE#、ALERT# 這類開汲極訊號，想確認上升時間和雜訊餘裕
I2C／SMBus 的線平常是「被電阻拉高」的，晶片要傳 0 的時候才把它拉到地。所以電阻的大小決定兩件事：晶片拉不拉得下來，以及放開之後線多快回到高電位。這個計算器把兩個限制都算出來。
06 · LDO LOAD TRANSIENT

負載突然抽電流，LDO 輸出會掉多少？

負載 1→290 mA、邊緣 1000 ns、輸出 1 µF：模型算出下衝 50.7 mV、過衝 14.9 mV。修正誤差後仍在 ±84 mV 內（餘裕 33%）。 模型對原廠量測約差 10%（模型偏低），修正後最大約 56.7 mV。
50.7 mV加載下衝（模型）
14.9 mV卸載過衝（模型）
11.0 mV負載調整造成的穩態偏移
84 mV允許偏差
誤差修正這個模型對 TI 原廠量測偏低約 10%，修正後：下衝約 56.7 mV、過衝約 16.7 mV；離 ±84 mV 還有 33% 餘裕
輸出電壓：4 µs 加載、44 µs 卸載
-100-50050100020406080時間 µs相對 2.8 V（mV）容許下限 −84 mV容許上限 +84 mV加載下衝 50.7 mV卸載過衝 14.9 mV
LDO 是把電壓穩住的元件。負載突然多吃電流時，LDO 要一點時間才跟得上，這段時間只能靠輸出電容頂著，所以電壓會往下掉一下（下衝）；負載突然不吃了，電壓會往上衝一下（過衝），而且 LDO 只能「給」電流、不能「吸」電流，多出來的電只能靠負載慢慢用掉，所以會看到一段斜斜往下的線。
功耗與散熱：會不會燒？要多大的散熱器？
5→2.8 V、200 mA：LDO 吃掉 440 mW，接面溫度約 142.3 °C（環境 60 °C）。超過 125 °C：這個環境溫度下最多只能給 158 mA。改善順序：①降低輸入電壓（功耗跟壓差成正比）②加大 LDO 底下與周圍的銅箔、焊墊多打散熱過孔（規格書 p.29：主要散熱路徑是焊墊到 PCB）③換熱阻更低的封裝或改用 DC-DC。若真的要加散熱器（貼在封裝頂面，經 RθJC(top) 85.5＋介面 1 °C/W），散熱器本身要 ≤ 61.2 °C/W。
440 mWLDO 功耗
142.3 °C接面溫度（RθJA 187.1 °C/W）
158 mA在 60 °C 環境能給的最大電流
61.2 °C/W加散熱器時散熱器要 ≤
算式PD＝(5−2.8) V × 200 mA ＋ 5 V × 10 µA ＝ 440.1 mW；TJ＝60＋187.1×0.440＝142.3 °C（TI TPS7A20 規格書式 2、3）

算式出自 TI TPS7A20 規格書 SBVS338H：式 2 PD＝(VIN−VOUT)×IOUT（另加 VIN×IGND）、式 3 TJ＝TA＋RθJA×PD、式 4 最大電流、式 5 用外殼頂溫估 TJ；熱阻取自 5.4 熱資訊表（JEDEC 高 K 板）。注意：規格書 p.29 寫明 RθJA 很依賴 PCB 的銅箔面積、層數與位置，表上的值只適合比較封裝；這種小封裝的熱主要從焊墊走到 PCB，「加散熱器」那格是假設熱全部從封裝頂面走，是保守的估算。換別顆 LDO 時請選「自訂」填它的熱阻。

這個模型的適用範圍

以 TI TPS7A20（VOUT 2.8 V）的 datasheet 量測圖建的等效模型：用 3 張圖擬合 3 個參數，另外 3 個量測點拿來驗證，差 −10% 左右（見成績單）。

做不到的：負載從 0 mA 起跳時，真的 LDO 反應慢很多，模型差 −56%～−72%，所以起始負載最小擋在 1 mA。datasheet 只量了 COUT＝1 µF，改 COUT／ESR 的效果是模型外推，沒有量測可以對。換別顆 LDO 要重新擬合。

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ldo
Iload out 0 PWL(0 0.001 0.000004 0.001 0.0000049999999999999996 0.29 0.000044 0.29 0.000044999999999999996 0.001 90u 0.001)
Bp 0 out I = max(v(ip),0)
Bg 0 ip I = (2.8 - 0.038*max(v(ip),0) - v(out)) > 0 ? 12589254.12*(2.8 - 0.038*max(v(ip),0) - v(out)) : 75857757.5*(2.8 - 0.038*max(v(ip),0) - v(out))
Bc 0 ip I = v(ip) < -0.2 ? 1e6*(-0.2 - v(ip)) : 0
Cip ip 0 1 IC=0.001
Cout out c1 1u IC=2.799962
Resr c1 c2 5m
Lesl c2 0 0.5n IC=0
.tran 10n 90u UIC
.end
什麼時候會用到、這頁在算什麼

CPU、FPGA、無線模組這類負載會在幾百奈秒內從待機跳到滿載，LDO 的迴路來不及反應，輸出就靠電容撐著往下掉。這頁用 ngspice 實跑加載與卸載兩個方向，算出下衝、過衝與穩態偏移，跟你設的允許偏差比。

什麼時候會用到
  • 負載有突發電流（RF 發射、CPU 喚醒、馬達啟動），想知道輸出會不會掉出規格
  • 評估輸出電容要放多大（注意：改電容是模型外推）
  • 看電流變化快慢對下衝的影響
LDO 的反應需要時間：負載突然變大時，它還沒跟上之前，電都是輸出電容在供應，所以電壓會先掉一下。電容越大、電流變化越慢，掉得越少。
07 · TDR / TRANSMISSION LINE

走線中間夾了一段阻抗不對的連接器，TDR 會看到什麼？負載端會過衝多少？

第 1→2 段的反射係數 ρ＝(70−50)÷(70＋50)＝0.167，在 TDR 上會看到一個往上的台階；用 33 Ω 驅動時，負載端（開路）過衝 36%。 負載端邊緣在 30%～70%（VIL～VIH 附近）之間是單調的，沒有回頭。
70.0 Ω第 2 段在 TDR 上讀到
36 %負載端過衝
1.292 ns單程延遲
0.167 反射係數 ρ（第 1→2 段）
TDR：阻抗對距離（50 Ω 源）
020406080100120050100150200距離 mm（依 εeff 換算）Ω50 Ω↑ 超出範圍（線尾開路），不是量到 109 Ω第 2 段 70.0 Ω
TDR 就是從線的一頭打一個很快的電壓階梯，看有多少「回音」反彈回來。線的阻抗哪裡變了，回音就在那裡出現：變大會往上跳、變小會往下掉。上面那張圖把回音換算成「這個距離的阻抗是多少」，跟 TDR 儀器螢幕上看到的是同一種圖。下面那張圖是用你實際的驅動端打過去，負載那一頭看到的電壓。

3D 全波對照（openEMS，兩組自設微帶、上升 35 ps）：中段 66.87 Ω 的段落 3D 量到低 0.9%，34.37 Ω 的段落高 0.7%，兩組都隨網格加密往本頁數值靠；只比平台阻抗，寬窄轉換處的斜坡沒有比。

用你的驅動端打：負載端電壓
驅動端那一點負載端
00.511.520123456時間 nsV1 V（最終值）過衝 36%
頻域：S 參數（兩端 50 Ω）
|S21| 穿透|S11| 反射
-60-50-40-30-20-1001005101520頻率 GHzdB−10 dB

ngspice 交流分析算的，跟另外用 ABCD 矩陣解析串接的結果一致（無損與有損都對過，差 <10⁻¹⁰ dB）。下載的 .s2p 是在你的瀏覽器裡產生的，可以直接匯進其他 SI 工具；S12＝S21（互易），S22 由同一組 ABCD 矩陣算出。

讀入你的 S 參數檔（.s1p／.s2p／.s4p）
檔案只在你的瀏覽器裡讀，不會上傳。支援 1／2／4 埠（4 埠自動換成差動與共模）、RI／MA／DB 格式、HZ～GHZ 單位；距離換算用參數裡的 εeff

做法：頻率點內插成等間距、外插到直流、加半個 Hann 窗壓截斷振鈴，反 FFT 成脈衝響應再積分成步階響應；眼圖用步階減掉延後 1 UI 的自己當單一位元脈衝，再疊加 PRBS7。驗證分兩組：格式往返（本頁自己匯出的 .s2p 讀回來，TDR 50.01／70.01 Ω 對 ngspice 50.00／70.00）只證明讀寫一致；真實量測檔（公開的 FR-4 微帶線 VNA 實測，1 MHz～10 GHz）線段阻抗 48.5 Ω 對微帶線公式 48.4 Ω（+0.1%），兩條線延遲差算出的 εeff 對頻域相位法差 −1.3%～+2.4%；4 埠耦合微帶線（Qucs 模擬檔）差動 104.0 Ω、共模 38.7 Ω，對耦合微帶線公式 104.9／38.8 Ω（−0.8%／−0.2%）。限制：頻寬決定時間解析度，這份量到 10 GHz 的微帶線檔讀出的步階 10–90% 上升是 114 ps（含線本身損耗與窗函數），比這更快的細節看不到；檔案若缺低頻資料，會直接標紅說不能用。原始量測檔在這裡可以下載，丟進上面自己算一次。資料來源：scikit-rf（BSD-3 授權）。

眼圖：PRBS7 打過同一組線（負載端）
按「算眼圖」才會算（要一到數秒）

做法：用 ngspice 跑一次單一位元的脈衝響應，再在瀏覽器裡把 127 個位元疊加起來（線性通道成立，SI 工具的標準作法），取眼高最大的取樣相位。驗證：匹配的無損線眼高 0.500 V、眼寬 1.000 UI，跟解析值一致；跟直接模擬整串 PRBS 比，三種情況差 +1.19%、−0.06%、−0.03%。驅動端當成理想線性，沒有抖動、雜訊與等化器。

導體損耗設成 0 時是無損傳輸線；大於 0 時改用 ngspice 的有損傳輸線（LTRA），只含直流導體電阻，不含集膚效應與介質損耗，所以高頻衰減會比實際少。外部 S 參數檔可以在下方「讀入你的 S 參數檔」讀進來，看它的 TDR 與步階響應。距離用 εeff 換算，延遲＝長度×√εeff÷光速。

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tdr
Vs s 0 PWL(0 0 50p 0 8.5e-11 1)
Rs s a 33
T1 a 0 b 0 Z0=50 TD=6.15061801007208e-10
T2 b 0 c 0 Z0=70 TD=6.15061801007208e-11
T3 c 0 d 0 Z0=50 TD=6.15061801007208e-10
Rl d 0 1000000
.tran 4.375e-12 6.683e-9
.end
什麼時候會用到、這頁在算什麼

高速訊號經過連接器、via、換層或線寬改變時，阻抗會有一小段不連續。這頁像 TDR 儀器一樣，從一頭打 50 Ω 階梯，把反射換算成阻抗對距離的曲線；另外用你實際的驅動端內阻打一次，看負載端的過衝與振鈴。

什麼時候會用到
  • 看到 TDR 量測圖上有一個凸起或凹陷，想反推那段阻抗與長度
  • 評估連接器、via 這段不連續對訊號的影響
  • 選驅動端串聯電阻（源端匹配），看負載端過衝能壓到多少
訊號在線上跑，遇到阻抗變了就會有一部分彈回來。TDR 就是靠這些回音找出線上哪裡不一樣。
13 · IMPEDANCE

這條線的阻抗是多少？要 90 Ω 差動，線寬該畫多寬？

微帶線差動對，線寬 0.15、間距 0.15 mm、銅厚 0.035 mm：Zdiff 94.1 Ω、Zcomm 29.9 Ω。
94.1 Ω差動阻抗 Zdiff（2×Zodd）
29.9 Ω共模阻抗 Zcomm（Zeven÷2）
47.1／59.9 Ω奇模／偶模阻抗
2.611／3.185 奇模／偶模 εeff
算法2D 電場數值解（預先算好，打開這頁會在你的裝置上重算）（微帶線的公式對照這版暫時拿掉；這套數值解已拿 Polar 公開案例與 scikit-rf 實測微帶線對過，見成績單）
截面（照比例）
W 0.15S 0.15H 0.1 · εr 4.2地
阻抗由「線有多寬、離地多近、板材 εr 多大」決定：線越寬、離地越近、εr 越大，阻抗越低。差動對還看兩條線靠多近：靠越近，差動阻抗越低。
這個計算器怎麼算、準到哪

主答案用我們自己寫的 2D 電場數值解：直接解截面上的電場（∇·(ε∇φ)＝0），算有板材與全空氣兩次的每單位長度電容，換成阻抗與 εeff；銅厚照實畫進去。帶狀線旁邊列出 Cohn 精確解（零厚度）對照；微帶線的常用公式對照這版暫時拿掉（實作來源要照論文原文乾淨重寫）。

對照結果（見成績單）：數值解對 Cohn 精確解（零厚度帶狀線）差 ≤0.13%；含銅厚對實測微帶線差 −0.01%（板材 εr 是由同一組量測反推的，所以這項不是完全獨立的對照）。另外拿 Polar Instruments 公開應用筆記 AP8259 的多層偏置帶狀線差動對（梯形線）對過：對他們的商用場解差 ≤1.1%，三處切片平均對測試板 TDR 實測 +2.1%（Polar 自己是 +1.6%）。本頁預設那組差動微帶另用 openEMS 3D 全波對過（實心銅厚、三種網格粗細）：Zdiff 3D 加密到五種網格 93.94 Ω（外插 93.96）、本頁 94.11 Ω，差 0.2%；Zcomm 再加密到五種網格 30.11 Ω、本頁 29.92 Ω，差 −0.6%；兩項都隨網格加密往本頁數值靠。有效介電常數加密五級外插：偶模 3.183／奇模 2.613，本頁 3.185／2.610（差 ≤0.1%）。同一組加 0.035 mm 綠漆（εr 3.5）：Zdiff 3D 85.31 Ω、本頁 84.97 Ω（差 −0.4%）；Zcomm 3D 外插 28.30 Ω、本頁 28.27 Ω；綠漆讓 Zdiff 降多少，3D 外插 8.86 Ω、本頁 8.93 Ω。切到帶狀線的預設值（上下各 0.13 mm）也對過：Zdiff 3D 71.22 Ω、本頁 71.09 Ω，差 −0.2%；Zcomm 加密到五種網格 21.78→21.35 Ω 一路往本頁靠，外插 21.07～21.15 Ω，本頁 21.14 Ω 落在其中。這種多層疊構目前只在成績單裡算，計算器介面還沒開放。綠漆用「順著板面與走線表面均勻覆蓋一層」近似（實際線與線之間的漆會比較厚）。綠漆的參考值：厚度在板面上通常 0.8 mil（約 20 µm）以上、走線上方約 0.5 mil（約 13 µm）以上，整體 0.4～1.2 mil（CircuitNet 專家問答，製程工程師的經驗值，以你的板廠為準）；εr 用分離柱介質共振腔實測，1.25～10.2 GHz 在 2.9～3.8 之間，頻率越高、越熱越濕越大（Barnes 等，Intel／TaiyoAmerica，IPC APEX 2005 論文 S12-2；一種 LPI 綠漆）。帶狀線可以分開填線到上、下參考層的距離與上下板材 εr（偏置帶狀線），這種情況沒有常用公式可對照，主答案就是數值解；這套數值解已拿 Polar 公開的偏置帶狀線差動對對過（商用場解差 ≤1.1%，見成績單）。蝕刻造成的梯形截面可以填「頂面每邊窄多少」（成績單裡 Polar 的梯形線案例就是用這套算的）。做不到的：綠漆與梯形同時（這版只算綠漆）、旁邊有防護地或鋪銅、頻率相關的損耗與頻散。

什麼時候會用到、這頁在算什麼

畫 PCB 時要讓走線符合指定阻抗（USB 90 Ω 差動、乙太網路 100 Ω、單端 50 Ω）。這頁輸入疊構與線寬，算出單端或差動阻抗；也可以反過來，輸入目標阻抗算出要畫多寬。結果可以拿去跟板廠的阻抗報告對。

什麼時候會用到
  • 開始佈線前，決定差動對的線寬與間距
  • 板廠回的疊構跟原本設計不同，重新確認阻抗
  • 想知道銅厚、綠漆以外的因素對阻抗影響多大
14 · INTRA-PAIR SKEW

差動對兩條差 1 mm，會怎樣？要補到多準？

P 50 mm、N 49 mm，差 1.000 mm：skew 6.06 ps（3.0% UI @ 5 Gbps）。超過 USB 3.2／USB4 的 0.8 ps：要在不匹配的那一端附近加蛇形繞線補長度（TI SLLA414A 第 5 頁）。
業界經驗值 5 mil（LattePanda Mu USB 3.2 設計指南：intra-pair skew < 5 mil，https://docs.lattepanda.com/content/mu_edition/design_guide_usb_32/ ）；USB-IF 規範原文沒有這個長度；5 mil 以 εeff 3.3 換成 0.77 ps
6.06 ps對內 skew
3.0 %等於幾 % UI
2.27 %共模尖峰（對差動擺幅）
-0.01 dBNyquist 2.50 GHz 的 |Sdd21|
換算長度差 1.000 mm × 6.059 ps/mm（εeff 3.3）＝ 6.06 ps；Nyquist 頻率轉成共模 -26.5 dB；眼高 100.0%（沒有 skew 時 100.0%）。在理想無損、沒有耦合的模型裡，小 skew 不會壓眼；它的代價主要在差動轉共模（上一句的 dB 數）帶來的 EMI 與共模雜訊，實板加上損耗與耦合後才會開始吃眼高。所以「超過規格」和「眼圖沒差」不矛盾。解析對照：共模尖峰 2.27%、差動 20–80% 40.0 ps（模擬 40.0 ps）
接收端：差動（藍）與共模偏移（黃）
-0.8-0.6-0.4-0.200.20.40.60.800.20.40.60.8時間 nsV
差動對靠兩條線「一正一反」同時變化來傳訊號。如果其中一條比較長，它的邊緣會晚到一點（skew）：接收端的差動訊號邊緣變慢、眼睛變小，而且有一部分訊號變成兩條線同方向的「共模」雜訊（黃線），共模容易輻射出去造成 EMI。
skew 從 0 到 1 UI，眼高剩多少（理想斜坡＋PRBS7）
020406080100120050100150200skew ps眼高 %目前 6.1 psUSB 3.2／USB4 上限 0.8 ps
這個計算器的適用範圍

時域用 ngspice 兩條獨立的無損傳輸線（P 線多 δ 的延遲）；頻域用理想公式 |Sdd21|＝|cos(πfδ)|、|Scd21|＝|sin(πfδ)|。做不到的：兩條線之間的耦合（緊耦合時 skew 的影響會比這裡小一點）、損耗、繞線彎角本身的延遲差。補償原則：在不匹配的那一端附近加蛇形繞線（TI SLLA414A 第 5 頁），不要補在另一端，否則中間那一段一直帶著 skew。

3D 全波對照（openEMS，一組：線寬＝間距 0.15 mm 的耦合微帶、多出的 1 mm 在輸入端）：2～15 GHz 差動轉共模比跟本頁公式差 ≤0.6 dB（εeff 填單線或偶模值時 ≤0.4 dB、填奇模值時 ≤0.6 dB）；這組條件下「沒有耦合」的假設影響很小。

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skew
Vp sp 0 PWL(0 0 1.0000e-10 0 1.6667e-10 1)
Vn sn 0 PWL(0 1 1.0000e-10 1 1.6667e-10 0)
Rsp sp ap 45
Rsn sn an 45
Tp ap 0 bp 0 Z0=45 TD=3.02975e-10
Tn an 0 bn 0 Z0=45 TD=2.96915e-10
Rlp bp 0 45
Rln bn 0 45
.tran 3.333e-13 8.030e-10
.end
什麼時候會用到、這頁在算什麼

USB、PCIe、HDMI、乙太網路的差動對，兩條線的長度要對齊。這頁把「長度差」換成時間差，對照介面規格的限制，並看它造成多少共模雜訊、差動邊緣變慢多少、眼睛縮多少。

什麼時候會用到
  • 審圖時看到差動對兩條長度不一樣，判斷要不要補
  • 決定蛇形繞線要補到多準
  • EMI 超標，懷疑是差動對的共模轉換
15 · VIA STUB

過孔下面多出來的那段，會在幾 GHz 把訊號吃掉？

殘段 2.5 mm（≈98 mil）：共振在 15.38 GHz（四分之一波長理想估算：公開實測（Multek 2011）約 100 mil 的殘段缺口只略高於 10 GHz，比這種估算低約三成，實際共振可能更早，可以在參數裡用焊盤電容或等效 εr 往下修），是 16 Gbps Nyquist（8.00 GHz）的 1.92 倍；Nyquist 處 |S21| -1.73 dB。共振離訊號頻帶不遠，高次諧波會被吃掉一部分，邊緣變慢；高速介面建議再縮短殘段。
背鑽建議：要讓共振在 Nyquist 的 3 倍以上，殘段最多留 1.602 mm（63.1 mil）；殘段旁有密集地平面時共振會再低 30～40%，保守抓 0.961 mm（37.8 mil）。這個長度一般背鑽都做得到。
業界更保守的做法：PCIe Gen4 殘段超過 15 mil（0.38 mm）就背鑽，28 Gbps 收到 12 mil 以內（NextPCB 背鑽指南引的業界準則）。兩邊條件不同：這頁的值只看「共振在 Nyquist 的 3 倍以上」，用你填的速率 16 Gbps、過孔 εr 3.8，而且是無損理想模型；那條準則沒有附推導條件，可能已把板材損耗、反射與製程公差的餘裕一起留進去。要卡通道預算時照保守的做。板廠能力參考：Altium 官方文件：好的板廠背鑽可以留到約 7 mil（0.18 mm），建議殘段 10 mil（0.25 mm）以內，7 mil 以下要額外費用；實際以你的板廠為準。
判斷用的倍數（1.5 倍、3 倍）是我們設的參考線，不是規範值；實際要看接收端的通道預算。
15.38 GHz殘段共振頻率
-1.73 dBNyquist 8.00 GHz 損失
-0.6 dB3 倍 Nyquist（24.0 GHz）損失
500 mV眼高（對入射 1 V 的 0.5 V）
換算f0＝c÷(4×2.5 mm×√3.8)＝15.38 GHz；ngspice 掃頻量到缺口 15.38 GHz。共振頻率是 Nyquist 的 1.92 倍。
殘段旁有密集地平面時3D 示範（εr 3.8、殘段那段每 0.2 mm 一層地平面、反焊盤 0.8 mm）量到缺口只有公式值的 0.60～0.64 倍，照這個比例約 9.23～9.84 GHz；也可以把「過孔 εr」填成板材的 2.5～2.7 倍直接看。這是一組示範疊構，層距、反焊盤不同，倍數也會不同。
過孔的插入損失 |S21|（0～40 GHz）
-40-35-30-25-20-15-10-505010203040頻率 GHz|S21| dB−3 dBMultek 實測：≈100 mil 缺口約在這附近（定性）Nyquist 8.00 GHz缺口 15.38 GHz
過孔是穿過整片板子的銅管。如果訊號在中間某層就轉出去，下面沒用到的那段銅管就像一根「開口的天線」掛在旁邊。某個頻率下（殘段長度＝四分之一波長），從殘段底部反射回來的訊號會剛好跟原訊號抵消，那個頻率就幾乎傳不過去（圖上的深谷）。殘段越長，谷越往低頻跑、越靠近你的訊號。
眼圖（只看這個過孔的影響，PRBS7）

眼圖要開 JavaScript 才會畫（圖檔太大不預先放）；預設這組眼高 500 mV、眼寬 100% UI。

這個計算器的適用範圍

把過孔當成兩段理想傳輸線（通過段＋開路殘段），用 ngspice 交流分析掃 0～40 GHz，另用 ABCD 矩陣解析對照；眼圖把同一條 S21 交給讀入 S 參數那套（反 FFT → 脈衝 → PRBS7 疊加）。做不到的：過孔本身的阻抗要你填（跟孔徑、反焊盤大小有關，這裡不算）、板材損耗、相鄰過孔的耦合、焊盤電容。公開實測（Multek 2011 年 IPC APEX 論文，VNA 量到 40 GHz）也看到同樣的趨勢：殘段越長缺口越往低頻跑，最長的殘段（接近 100 mil）缺口只略高於 10 GHz、比四分之一波長公式算的低，作者指出反焊盤大小會讓它再偏一點；那篇沒有給逐點的長度與頻率數字，所以沒有放進成績單。用這頁的模型試算：98 mil 殘段在末端加約 0.2 pF 焊盤電容，缺口會從 15.4 GHz 移到約 10.6 GHz，跟實測位置相當——所以不加修正的四分之一波長值不能當安全邊際。

3D 全波對照（openEMS，三組自己設計的示範疊構，εr 3.8；三組都把網格加密一級重算，缺口只移動 0.6%、0.1%、0.1%；以下用加密後的數字）：

  • 殘段 1.4 mm：缺口 24.81 GHz，比本頁公式（27.46 GHz）低 10%，深度 −10.5 dB（公式的理想深度深得多）；20 GHz 以下兩者差 ≤0.9 dB。
  • 殘段 2.52 mm（頁面預設是 2.5 mm，對照用 2.52 mm 是為了對齊網格）：缺口 14.22 GHz，比公式（15.26 GHz）低 7%，深度 −12.6 dB；10 GHz 以下公式比 3D 多算最多 1.9 dB 的損失。
  • 殘段 3.6 mm：缺口 10.10 GHz，比公式（10.68 GHz）低 5%，深度 −14.0 dB。
  • 三組換算成「殘段等效多出的長度」分別約 0.15、0.18、0.21 mm，隨殘段變長略增，不是固定值；原因判不了，不建議拿來當修正值。三組背鑽到剩 0.2 mm 後缺口都消失。
  • 殘段旁邊有很多層地平面時，缺口會低很多：同一顆 1.4 mm 殘段，在殘段那段多加 4 層地平面（每 0.2 mm 一層、反焊盤 0.8 mm），3D 缺口從 24.81 GHz 掉到 17.49 GHz（低 30%，網格加密一級只移動 1.2%），也變淺變寬（−8.2 dB）。改成多加 2／4／8／12 層（粗網格）：缺口低 22／30／33／34%，只要有幾層就掉很多，層數再多就趨於飽和。2.52 mm 殘段同樣每 0.2 mm 一層：14.22 → 9.21 GHz（低 35%，網格加密一級移動 2.2%），等效過孔 εr 4.4 → 10.4。1.4 mm 那顆換算成這頁公式要填的「過孔 εr」約 9.4（沒有那幾層時是 4.7），也就是板材 εr 的 2.5 倍。多層板殘段穿過密集地平面時，過孔 εr 要填得比板材大很多，否則缺口位置會估得太高；一組示範疊構，不同疊構倍數會不一樣。
  • 焊盤電容要填多少：同一顆 1.4 mm 殘段，拿掉殘段底的 0.5 mm 方焊盤再算一次，缺口 24.65 → 26.36 GHz；用這頁的模型（過孔阻抗 40 Ω）反推，焊盤電容約 0.015 pF（焊盤離最近的地平面 1 mm；網格加密一級後 0.016→0.015，穩定）；焊盤上方 0.2 mm 多一層地平面時約 0.04 pF（這組只算了粗網格）。跟平行板估算 ε0·εr·面積÷距離 同一個量級（0.008／0.042 pF，另加邊緣場），所以可以先用這個式子估；所以上面拿 0.2 pF 去對實測缺口位置，那顆電容不只是焊盤本身（焊盤只有 0.02～0.05 pF），還包含反焊盤、地平面（上一條）等效應，這頁判不了各占多少。
查看送進 ngspice 的 netlist
via
Vs s 0 DC 0 AC 2
Rs s a 50
Tt a 0 b 0 Z0=40 TD=3.251181e-12
Ts b 0 c 0 Z0=40 TD=1.625590e-11
Rc c 0 1e12
Rl b 0 50
.ac lin 801 49937578.02746567 40000000000
.end
什麼時候會用到、這頁在算什麼

高速訊號（PCIe、USB4、25G 乙太網路）從表層打過孔到內層，過孔下面沒用到的那段會在特定頻率造成很深的損失缺口。這頁算出缺口在幾 GHz、在你的資料速率下損失多少、眼睛還剩多少，幫你判斷要不要背鑽或換層。

什麼時候會用到
  • 高速差動對要換層，決定從哪一層轉出
  • 評估要不要付背鑽的費用、背鑽後可以剩多少
  • 連接器壓接孔（press-fit）的殘段影響
18 · INSERTION LOSS BUDGET

這條高速走線在 Nyquist 頻率損失幾 dB？還剩多少預算、哪一項吃最多？

PCIe Gen5（32 GT/s）：10 吋差動走線＋2 個過孔，在 Nyquist 16 GHz 的插入損失 17.39 dB，走線每吋 1.659 dB。吃最多的是走線：介質（Df）（56%）。 超過主機板額度 16 dB 共 1.39 dB（整條通道 36 dB）：介質最大，換低損耗板材最有效，其次縮短走線，還不夠就加 redriver／retimer。
項目（在 16 GHz）損耗佔比
走線：導體（光滑銅）3.62 dB21%
走線：銅箔粗糙度多出來的3.25 dB19%
走線：介質（Df）9.73 dB56%
過孔 2 個0.80 dB5%
連接器（主機板額度不含，比額度時扣掉）＋AC 電容0.00 dB0%
合計17.39 dB100%

額度出處（可信度：公開文章）：Electronic Design《How to Manage the PCIe 5.0 Channel Insertion Loss Budget》（Astera Labs，2023-06-12，electronicdesign.com/technologies/communications/article/21267698）：整條通道 bump-to-bump 36 dB＠16 GHz；系統主機板（不加 retimer）最壞情況以 16 dB 考量。

插入損失對頻率（每條線是累加到那一項為止）

只有導體（光滑銅）　＋銅箔粗糙度　＋介質　總計（＋過孔、連接器、AC 電容）

-40-35-30-25-20-15-10-50051015202530頻率 GHzdB額度 −16 dBNyquist 16 GHz：−17.39 dB
訊號在走線上跑，一部分能量變成銅的熱（導體損耗，頻率越高電流越擠在銅的表面，表面越粗糙走的路越長），一部分變成板材的熱（介質損耗，跟 Df 和頻率成正比）。高速介面看的是 Nyquist 頻率（資料速率的一半）那一點損失多少 dB。
用自己的量測對照：兩條同疊構、不同長度的試片

各選一個 .s2p（單端）或 .s4p（差動，會換成 Sdd21），填長度。兩條相減把接頭、探針、過孔抵消掉，剩下純走線的每吋損耗（跟 Delta-L 的 2L 同一個概念）。檔案只在你的瀏覽器裡讀，不會上傳。

這個計算器的適用範圍

導體損耗用 2D 電場數值解加 Wheeler 增量電感法算（線寬、銅厚、梯形、參考層、差動間距都算進去），置中帶狀線對 Pozar 公式差 0.5～4%；同一條帶狀線用 3D 全波（openEMS，實心有限導電率導體；因銅的集膚深度太薄、網格量太大，用代用導電率 5.17e6 S/m 算再按表面電阻換算）對照，0.5／1／1.5 GHz 網站高 2.8%／2.0%／1.4%（3D 網格加密三級，最細兩級只差 ≤0.7%）；微帶線（W 0.3／H 0.17／t 0.035 mm，板材換空氣只看導體）用同樣做法對照，網站對 3D 最細那級高 4.4%／3.8%／2.8%（1 GHz 三級外插後約 5.2%；比帶狀線那組偏高得多一點）；差動微帶奇模（阻抗頁預設差動對、板材換空氣）用同樣做法，網站對 3D 最細那級高 5.9%／4.7%／4.1%（1 GHz 外插後約 5.4%），奇模電流可能擠在兩條線相對的內側邊，偏差比單線大（這句是推論，沒有驗過）；微帶線的介質損耗（Pozar 填充比例式）對 3D 全波高 0.8%，跟同截面的準靜態精確值比也是高 0.9%，是式子本身的近似；scikit-rf 公開實測的微帶線，只用 1 GHz 反推 εr 與 Df 後預測 3、5 GHz：損耗差 0.4%、3.4%（介質用 Djordjevic–Sarkar；微帶線的幾何頻散還沒算，原始論文取得後補）。沒有算的：綠漆、輻射損耗、連接器與 AC 電容的實際頻率曲線（用你填的 Nyquist 值、跟頻率成正比；過孔可以改用過孔殘段頁那組設定的解析曲線，但那是無損、單端的模型，差動對當成兩條各自的過孔）、反射（阻抗不連續造成的漣波）、串音、微帶線的幾何頻散（有效介電常數隨頻率往 εr 靠近；實測那條線 5 GHz 時量測比模型高約 3%）。粗糙度參數要照銅箔廠或板廠給的數字填，不同模型在高頻差很多。另外，只看損耗預算不等於通道合規：反射大的通道即使總損耗比較低也可能更差，最後要用統計模擬器（例如 PCI-SIG 的 SeaSim）跑 S 參數。

什麼時候會用到、這頁在算什麼

高速介面（PCIe、USB）有一個從發送端到接收端能容許的總損耗；板子上的走線、過孔、連接器、AC 電容都在吃這個預算。這頁把疊構、板材、銅箔、長度換成 Nyquist 頻率的損耗，分項列出來，看哪一項最值得改。

什麼時候會用到
  • 佈線前估最長能走多長、要不要加 redriver／retimer
  • 選板材：FR-4 夠不夠、要不要換中損耗或低損耗
  • 銅箔要不要指定 VLP／HVLP、線寬加寬能省多少
21 · CRYSTAL OSCILLATOR

晶振的外掛電容選幾 pF？頻率會偏多少、冷機會不會不起振？

25.0000 MHz 晶振：負載電容 CL＝C1·C2／(C1＋C2)＋雜散＝18.00 pF（規格 18 pF）→ 頻率偏 +0.00 ppm；要剛好 18 pF，C1＝C2 用 26.0 pF（實際選料取最接近的標準值，例如 27.0 pF）。這時每差 1 pF 頻率偏 5.67 ppm。 起振：臨界跨導 gm_crit＝2.1762 mA/V，晶片 25 mA/V → 增益餘裕 11.5 倍（≥ 5 倍）。 驅動功率約 45.09 µW（額定 100 µW 以內）。 打樣後建議用 ST 的方法實測安全係數：晶振串一顆電阻、加大到不起振，那個電阻值就是負阻，負阻÷ESR 要 ≥ 5。
外掛電容（C1＝C2）對頻率偏移
-200-150-100-5005010015020010203040外掛電容 C1＝C2（pF）ppm剛好等於規格 CL目前 0.0 ppm
晶振要搭配外掛電容才會在標示的頻率振盪：兩顆電容串聯再加上走線與晶片腳位的雜散電容，要等於晶振規格寫的負載電容 CL。差太多頻率就會偏；電容越大，晶片的放大能力（跨導 gm）需要越大，不夠時冷機可能不起振。
外掛電容（C1＝C2）對起振增益餘裕
01020304050607010203040外掛電容 C1＝C2（pF）倍ST 建議 ≥ 5 倍目前 11.5 倍
這個計算器的適用範圍

公式取自 ST 應用筆記 AN2867《Oscillator design guide for STM8AF/AL/S and STM32 microcontrollers》Rev 10（2015-08，從 Raltron 網站的轉載版讀，st.com 原檔當時連不上）§3.3～3.8、Raltron《Crystal Mini Primer》、Microchip AN826，算例對照見成績單。雜散電容要填多少：晶片 X1–X2 腳位的寄生加上 PCB 走線，要以晶片 datasheet 與板子實測為準；AN2867 的算例用 5 pF。沒有算的：晶片腳位的實際電容（填在雜散電容裡，以晶片 datasheet 為準）、溫度造成的頻率漂移（看晶振 datasheet 的溫度特性）、晶振老化；驅動功率用 CL1 那端的電壓估算，實際要用示波器（低電容探棒）量。增益餘裕用 datasheet 的 ESR 最大值算才保守。晶片的 gm 要看晶片 datasheet，有些只給 gm_crit 的上限，這時 gm＝上限×5。

什麼時候會用到、這頁在算什麼

晶振旁邊兩顆小電容選錯，頻率會偏（RTC 一天慢幾秒、乙太網路 PHY 超出 ±50 ppm），選太大還可能冷機不起振。這頁算出負載電容、頻率偏移、起振的增益餘裕和驅動功率，並給剛好對上規格的電容值。

什麼時候會用到
  • 換晶振料號（CL 不同）時，外掛電容要不要跟著改
  • 量產有少數板子冷機不起振，確認餘裕夠不夠
  • RTC 32.768 kHz 時間不準，估算是不是電容配錯
16 · POWER DELIVERY NETWORK

去耦電容這樣放，電源阻抗壓得到目標以下嗎？

1 V、允許 ±3%、暫態 3 A → 目標 10.00 mΩ；到 50 MHz 的最高阻抗 7.32 mΩ @ 0.50 MHz。在目標內（餘裕 27%）。
三參數模型在電容自諧振附近可能跟實測差很多（我們拿 5 顆 MLCC 的原廠量測核對過，差 21～61%，見下面表格），接近目標時請貼原廠 SPICE 模型（對實測 ≤3.5%）再確認。
10.00 mΩ目標阻抗
7.32 mΩ最高 |Z|（到 50 MHz）
0.50 MHz最高點頻率
34 顆（共 91.6 µF）去耦電容
目標阻抗1 V × 3% ÷ 3 A ＝ 10.00 mΩ；其餘電容用三參數模型（C、ESR、ESL＋安裝電感）
從晶片看進去的電源阻抗 |Z|（對數座標，灰色區＝不在乎的頻段）
0.1 mΩ1 mΩ10 mΩ100 mΩ1 Ω1k10k100k1M10M100M1G頻率 Hz|Z|目標阻抗 10 mΩ最高 7.32 mΩ @ 0.50 MHz
晶片突然多抽電流時，電源電壓會掉「電流 × 阻抗」。所以只要在晶片會產生電流變化的每一個頻率，阻抗都低於「允許掉的電壓 ÷ 電流變化」（目標阻抗，紅虛線），電壓就守得住。每一種電容只在自己的自諧振頻率附近最有效，所以要大中小搭配；兩組電容之間會出現一個高峰（反共振），通常就是超標的地方。
電容模型準到哪（照實寫）

每顆電容用三個數表示：C、ESR、ESL。預設值是示範用的整數，不是任何料號的資料，請照原廠資料填。我們拿 Murata 公開的 5 顆 MLCC 實測資料（C-format 量測檔，串聯接法、0 V 偏壓、25 °C）核對過這種三參數模型：C 取 1 kHz、ESL 取 10 倍自諧振頻率處、ESR 取自諧振點時，對實測的 |Z| 誤差如下，在自諧振附近差 21～61%（MLCC 的有效電容會隨頻率變，三個數表達不了），低頻與高頻在 2～10% 內；最右欄是 Murata 原廠 SPICE 模型在我們的 ngspice 裡跑、對同一份實測的最大誤差（≤3.5%）。依 Murata 使用條款，原廠的量測值與模型參數不放在網站上，表中只有誤差：

料號0.1×1×3×10×10 kHz～1 GHz 最大原廠模型最大
GRM155R71H103KA88-3%+21%-19%-2%+38%3.4%
GRM155R71C104KA88-3%+38%-17%-3%+48%3.5%
GRM155R61A105KE15-2%+42%-32%-6%+53%2.3%
GRM188R60J106ME47-3%+61%-41%-9%+70%2.8%
GRM21BR60J226ME39-8%+44%-41%-10%+63%2.7%

兩種電容並聯的反共振峰（最容易超標的地方）：拿同一批 Murata 實測，兩顆直接並聯當標準答案（4 組：10 nF∥1 µF、100 nF∥10 µF、1 µF∥22 µF、10 nF∥100 nF），這頁的三參數算法把峰的位置算高 11～32%、峰高差 −3～+32%（見成績單）。峰的位置與高度都可能看錯；同樣 4 組換成 Murata 原廠 SPICE 模型並聯，位置與高度都在 ±0.2% 內。要判斷會不會超標時，請用原廠 SPICE 模型。

接近目標阻抗時，請到原廠網站下載該料號的 SPICE 模型，貼進對應那組的「貼上原廠 SPICE 模型」，會直接用原廠模型在你的瀏覽器裡算（我們不轉載原廠模型）。另外注意：MLCC 在 0 V、1 kHz 的實際容值常比標稱值低（尤其 0603／0805 的 10～22 µF），標稱值不能直接拿來算，請看原廠的量測曲線。做不到的：電源與地平面的電容與擴散電感、封裝與晶片內部的電容、直流偏壓讓 MLCC 電容下降（X5R／X7R 在額定電壓下常掉一半以上，請用原廠的偏壓模型或自己把 C 調低）、穩壓器迴路的實際響應。

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pdn
I1 0 a DC 0 AC 1
Rv a v1 1m
Lv v1 0 1n
Cg0 a c0 80u
Rg0 c0 l0 0.625m
Lg0 l0 0 75p
Cg1 a c1 10u
Rg1 c1 l1 1m
Lg1 l1 0 55p
Cg2 a c2 1.6u
Rg2 c2 l2 1.25m
Lg2 l2 0 34.375p
.ac dec 60 1e3 1e9
.end
什麼時候會用到、這頁在算什麼

CPU、FPGA、DDR 的核心電源，要用一堆去耦電容把電源阻抗壓低。這頁算出目標阻抗、整個電容組合從晶片看進去的阻抗曲線、哪一段超標，並告訴你該補哪一種電容。

什麼時候會用到
  • 決定去耦電容要放幾顆、哪幾種值
  • 審圖時想砍電容省成本，看砍了會不會超標
  • 電源雜訊超標，找是哪個頻段沒壓住
19 · FERRITE BEAD FILTER

磁珠＋電容濾波，會不會在某個頻率反而把雜訊放大？

在 134.896 kHz 附近，上游雜訊經過這組濾波反而被放大 10.50 dB（3.35 倍）。理想 LC 共振頻率 1/(2π√(LC))＝138.067 kHz（L 用磁珠電感、C 用所有電容加總）。IC 往回看的電源阻抗最高 3.619 Ω @ 138.038 kHz——IC 在這個頻率吃的電流變化會被放大成電壓雜訊。 峰高強烈取決於「上游電源的輸出阻抗」和電容 ESR，請照實際值填：拿 ADI 公開量測（TDK MPZ1608S101A＋10 nF）對照，源阻抗當 0 時這裡的峰高多算約 12 dB；若源阻抗約 2 Ω 可以解釋這個差距（這個值是從量測反推的，ADI 沒寫，不算獨立驗證）。 建議加阻尼：最常用的是在電容旁再並一組「電阻＋大電容」（ADI 的建議做法），或選 ESR 較高的電容。 注意：磁珠電感會隨直流電流下降（ADI：額定電流 50% 時可降 90%），有直流電流時把「偏壓下電感剩幾 %」改小再看。
上游雜訊傳到 IC 那端：增益（0 dB 以上就是被放大）
-80-60-40-200201k10k100k1M10M100M1G頻率 HzdB0 dB（不放大也不衰減）+10.50 dB @ 134.896 kHz
磁珠在低頻像一顆電感、高頻像一顆電阻（把雜訊吃掉變成熱）。它跟後面的電容組成 LC，在共振頻率附近如果電阻不夠，雜訊反而會被放大。上面那張圖是「上游電源的雜訊傳到 IC 那端剩幾倍」，0 dB 以上就是被放大；下面是 IC 往回看的電源阻抗。
IC 往回看的電源阻抗
1 mΩ10 mΩ100 mΩ1 Ω10 Ω1k10k100k1M10M100M1G頻率 Hz|Z|最高 3.619 Ω @ 138.038 kHz
這個計算器的適用範圍

頻域解析式（複數阻抗分壓），另把同一個電路丟給 ngspice 做 .ac 掃頻逐點對照（見成績單）；增益峰也對二階 RLC 封閉解。磁珠用 Rdc 串 L∥R∥C 三元件近似（ADI 文章的做法），原廠資料表常只給 100 MHz 的阻抗，參數要從阻抗曲線讀。沒有算的：磁珠阻抗隨直流電流的變化只用「電感剩幾 %」一個數字近似（實際曲線要看原廠）；電容的直流偏壓與溫度造成的容值下降；走線與過孔電感。跟公開量測比：用 TDK 公開的 MPZ1608S101A 簡易模型配 10 nF，對 ADI 文章圖 4b 的量測（讀圖：約 2.5 MHz、+10.8 dB）：源阻抗當 0 時，預測 2.14 MHz（低 14%）、+22.9 dB（多 12 dB）。再拿 TDK 公開的這顆磁珠 S 參數量測檢查，磁珠在 2～3 MHz 本身跟簡易模型一致，所以峰高的差距不在磁珠模型，而在量測條件：ADI 沒寫源阻抗，若源阻抗約 2 Ω 可以解釋這個差距（這個值是從量測反推的，ADI 沒寫，不算獨立驗證）。所以「上游電源的輸出阻抗」和電容 ESR 對峰高影響很大，請照實際值填；頻率低 14% 的原因判不了（可能是電容實際容值）。

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bead filter
Vin src 0 DC 0 AC 1
Rs src a 0.01
Rdc a b 0.3
Lb b c 1.208u
Rb b c 1082
Cb b c 1.678p
C1 c n1 1u
R1 n1 n1b 0.005
L1 n1b 0 0.5n
C2 c n2 0.1u
R2 n2 n2b 0.02
L2 n2b 0 0.4n
RL c 0 1000
.ac dec 60 1k 1g
.end
什麼時候會用到、這頁在算什麼

類比電源、PLL、ADC、RF 的供電常用「磁珠＋電容」隔離雜訊。但磁珠在低頻是電感，跟電容會共振；負載輕、電容 ESR 小的時候，共振頻率附近的雜訊反而被放大（例如 DC-DC 的開關頻率剛好落在那裡）。這頁算出會不會放大、放大多少、在哪個頻率，以及加哪一種阻尼最有效。

什麼時候會用到
  • 審圖看到類比電源用磁珠隔開，確認沒有在開關頻率附近放大雜訊
  • 選阻尼方式：電容串電阻、磁珠並電阻、或另加一組 R＋大電容
  • 負載電流大時，磁珠電感下降讓共振頻率往上跑
20 · OUTPUT VOLTAGE TOLERANCE

回授電阻和參考電壓的公差加起來，輸出電壓最多會跑多遠？

標稱 VOUT＝3.3149 V。最壞情況（每一項都取極端、所有組合都算一次）3.1971～3.4372 V（-117.8～+122.3 mV）；統計上（RSS，上下限當 ±3σ）±3σ＝±55.7 mV。 最壞情況超出允許的 3.25～3.35 V；蒙地卡羅 20,000 次裡有 3.14% 落在範圍外。 誤差來源：電阻公差 45%、電阻溫漂 27%、VREF 28%。換更精密的電阻（例如 0.1%）最有效。
誤差來源單獨讓 VOUT 變動佔最壞情況
VREF 精度 ±1%±33.1 mV28%
R2 公差 ±1%±27.2 mV23%
R1 公差 ±1%±27.1 mV23%
R2 溫漂 100 ppm/°C×60°C±16.3 mV14%
R1 溫漂 100 ppm/°C×60°C±16.3 mV14%
全部疊在同一邊（最壞情況）-117.8～+122.3 mV100%
蒙地卡羅：做很多片板子時 VOUT 的分布（紅色＝超出規格）
3.23.253.33.353.43.45VOUT（V）次數下限 3.25 V上限 3.35 V最壞情況最壞情況
回授分壓決定輸出電壓：VOUT＝VREF×(1＋R1÷R2)。參考電壓有誤差、兩顆電阻有公差和溫漂，全部加在一起就是輸出電壓可能跑多遠。最壞情況是「每一項都剛好偏到同一邊」，實際上很少同時發生，所以另外用統計（RSS、蒙地卡羅）看大部分的板子會落在哪裡。
這個計算器的適用範圍

最壞情況：每一項誤差各取上下限、所有組合都算一次（2^n 個角落），不是把各項加起來（分壓比對 R1、R2 是非線性的，直接相加會有一點偏差）。統計：RSS 用每項的靈敏度；蒙地卡羅固定亂數種子，同一組參數每次結果一樣。沒有算的：穩壓器本身的負載調整、線調整、迴路造成的漣波；電阻的焊接與老化漂移；VREF 精度若 datasheet 分成「室溫」與「全溫度範圍」兩個數字，請填全溫度範圍那個。分布的假設：電阻公差當成 ±3σ 的常態或公差內均勻分布，實際出貨分布要問電阻廠，兩種都算給你看差多少。

什麼時候會用到、這頁在算什麼

審電源時常被問：「這組分壓電阻，輸出電壓會不會超出負載晶片的允許範圍？」這頁把參考電壓精度、電阻公差、溫漂、回授腳偏壓電流全部算進去，給最壞情況、統計 ±3σ，以及做很多片板子時有幾 % 會超規，並列出每一項佔多少，知道該換哪一顆。

什麼時候會用到
  • CPU／SoC 核心電壓、DDR 電壓的容許範圍很窄，確認 1% 電阻夠不夠
  • 決定要不要用 0.1% 電阻或更準的 VREF 晶片
  • 回授電阻選很大（省電）時，偏壓電流造成的偏移
24 · LOOP STABILITY

降壓轉換器的回授迴路：交越頻率多高、相位裕度夠不夠？

交越頻率 77.422 kHz，相位裕度 55.5°，相位沒有到 −180°（增益裕度不設限）。 相位裕度 ≥45°（TI 規格書常用的目標）。 不含電感極點的簡化模型會算成 254.085 kHz／118.9°——多出的 63° 就是 TI SNVA793 說的「簡化模型高估相位裕度」。 輸出電容實際值 95.238 µF（2 顆 100 µF 照直流偏壓降額）。
迴路增益（紅）與相位（藍）：紅線穿過 0 dB 的地方是交越頻率
-60-40-20020406080-270°-225°-180°-135°-90°-45°0°101001k10k100k1M10M頻率 Hz增益 dB相位交越 77.422 kHz、相位裕度 55.5°
回授迴路的「交越頻率」決定負載跳動時回得多快，「相位裕度」決定會不會振盪：越接近 0° 越容易振。這頁畫的是整個迴路繞一圈的增益與相位，增益穿過 0 dB 的那一點就是交越頻率，在那一點的相位離 −180° 還差幾度就是相位裕度。
TI SLVA352A 步驟（目標交越 100 kHz）算出來目前填的
R4＝2π·fc·VOUT·Co／(gm_ea·VREF·gm_ps)11.867 kΩ14.3 kΩ
C4＝RL·Co／R4（零點放在輸出極點）4.414 nF3.9 nF
C6＝ESR·Co／R4（ESR 零點 835.563 kHz，低於 fsw/2 才需要）16.051 pF不裝
Cc＝1／(2π·R8·fc)（Type III，跨在 R8 上）159.155 pF150 pF
這個計算器的適用範圍

Type III 補償的交越頻率目前只對到一組實測、低估約 4 成，原因未明，Type III 請以實測為準。Type II 的成績不代表 Type III 也一樣準。 模型照 TI 規格書的小訊號模型（gm 誤差放大器、功率級轉導 gm_ps、輸出電容與負載），再加上 TI SNVA793 說明的「電感極點」：只把電感當電流源的簡化模型會高估相位裕度，電感越大高估越多（可以切到「簡化」自己比）。電感極點要你填：它等於 Fm·VIN·Ri／(2π·L)，Fm（斜率補償）和 Ri（電流感測增益）多數規格書沒公開；預設電感極點（48.8 kHz）是用 TPS54620 一組實測反推的，換晶片要重填。也可以切到「用電流感測增益與斜率補償算」，照 TI SNVA793 式 10 自動算 f_L＝Fm·VIN·Ri／(2π·L)、Fm＝1／((Sn＋Se)·Ts)；若有原廠模型的電流感測增益與斜率補償，填進來通常比預設值更接近實測。準到哪（成績單用的是不擬合的版本）：電感極點由原廠模型的電流感測增益與斜率補償算出、完全不用實測反推，三組 TI 實測都是獨立驗證：相位裕度差 +0.2°、−4.0°、−8.4°；交越頻率 −9%（舊版評估板）、−19%（新版評估板）、−38%（Type III）。這是換一顆晶片、照原廠參數填進來時實際會遇到的準度。Type III 那 4 成不是這頁的公式造成的：把同樣三組設計丟給 TI 自己公開的 PSpice 平均模型（在我們的 ngspice 裡跑），交越頻率跟這頁差 ≤4%、相位裕度差 ≤6°（見成績單），原廠模型一樣對不上那組 Type III 實測；是模型（含原廠的）跟那一組實測之間的差距，原因判不了。另外試過加上取樣保持的半開關頻率雙極點（兩個參數一起擬合）：Type III 的交越對上了，相位裕度卻低估 18°，所以沒有採用。TI SNVA793 自己的實測（四種電感）因為另外加了輸入濾波與回授對地電容、數值沒公開，只對得到趨勢，沒有放進成績單。沒有算的：取樣保持的雙極點、輕載不連續模式、輸入濾波。結論：這頁適合比較兩組補償誰的裕度大、Type II 的交越頻率大概在哪；量產前一定要用網路分析儀實測迴路。成績單裡 TI 文件的原始數值不列出，只列我們的結果與誤差。

什麼時候會用到、這頁在算什麼

峰值電流模式的降壓轉換器（TI SWIFT 系列這類 COMP 腳外接補償的晶片）換了輸出電容、電感或補償元件之後，要知道迴路還穩不穩。這頁把誤差放大器、補償網路、功率級和輸出電容串起來，畫出整個迴路的增益與相位，算交越頻率與相位裕度；下方表格照 TI SLVA352A 的步驟，給一個目標交越頻率就算出 R4、C4、C6、Cc。

什麼時候會用到
  • 輸出電容換料（陶瓷降額後實際容值差很多）或改顆數
  • 想把交越頻率拉高、改善負載暫態，評估改 Type III 值不值得
  • 比較兩組補償誰的相位裕度大
25 · TRACE CURRENT CAPACITY

這條走線要多寬，才過得了這個電流、溫升又不超標？

外層 1 oz、溫升 10 °C、要過 1.00 A：IPC-2221 公式最小線寬 11.8 mil（0.300 mm）；依 IPC-2152 數據的擬合式 10.9 mil（0.277 mm）。 這組條件下 IPC-2221 比較保守。
IPC-2221 公式
線寬
11.8 mil／0.300 mm
電流
1.00 A
電阻
86.83 mΩ
壓降
86.8 mV
走線發熱
86.8 mW
IPC-2152 擬合式
線寬
10.9 mil／0.277 mm
電流
1.00 A
電阻
94.06 mΩ
壓降
94.1 mV
走線發熱
94.1 mW

電阻以 50 mm、35 °C 算；IPC-2152 擬合式出自 Brooks & Adam 2015。

算法線寬電流電阻（50 mm、35 °C）壓降走線發熱
IPC-2221 公式11.8 mil／0.300 mm1.00 A86.83 mΩ86.8 mV86.8 mW
依 IPC-2152 數據的擬合式（Brooks & Adam 2015）10.9 mil／0.277 mm1.00 A94.06 mΩ94.1 mV94.1 mW
電流流過走線會發熱，線越細越熱。這頁用兩套經驗公式算「溫升不超過多少度時，線要多寬／能過多少電流」：IPC-2221 是幾十年來最常用的那條；IPC-2152（2009）是重新做的量測，結果是內層其實散熱不差、外層寬線大電流時舊公式反而太樂觀。兩個數字都給你，取比較寬（電流比較小）的那個比較安全。
這個計算器的適用範圍
這是單一條、孤立走線、靜止空氣下的經驗公式。鄰近走線、過孔、銅皮／平面層散熱、氣流（風扇）、板材差異、元件發熱都不在公式內。 走線很短、接在大銅面上時，實際溫度會跟公式差很多（同一條線下方 10 mil 有一層平面時，論文熱模擬的溫升從 94.7 °C 降到 33.7 °C）。IPC-2221 與 IPC-2152 都是付費標準，這頁只用公開文獻裡的公式、不轉載標準的圖表；IPC-2152 那欄是 Brooks & Adam〈Trace Currents and Temperatures Revisited〉（2015，ultracad.com/articles/pcbtempr.pdf，網頁存檔 web.archive.org/web/20161206161058/http://ultracad.com/articles/pcbtempr.pdf）依 IPC-2152 數據擬合的式子。對照論文給的外層數字，擬合式偏差從低 17%（79.4 °C 對熱模擬 96 °C）到最多高約 23%（123.4 °C 對「略高於 100 °C」）；只有兩個對照點，其中一個是模擬值，不是量測。內層只有 0.5／1／2／3 oz，而且 0.5／3 oz 只在論文列出的線寬範圍內，超出就不算。過孔截面跟走線相等時，過孔通常不是最熱點（論文熱模擬、沒有實測：3 A 時過孔中點 80.9 °C、走線 86.9 °C；Brooks & Adam〈Via Currents and Temperatures〉2015，ultracad.com/articles/via.pdf，網頁存檔 web.archive.org/web/20161206161333/http://ultracad.com/articles/via.pdf）。銅厚 1 oz 當 1.378 mil（35 µm）；電阻用退火銅 20 °C 1.7241×10⁻⁸ Ω·m、溫度係數 0.00393/°C。
出處與限制（展開）走線很短、接在大銅面上時，實際溫度會跟公式差很多（同一條線下方 10 mil 有一層平面時，論文熱模擬的溫升從 94.7 °C 降到 33.7 °C）。IPC-2221 與 IPC-2152 都是付費標準，這頁只用公開文獻裡的公式、不轉載標準的圖表；IPC-2152 那欄是 Brooks & Adam〈Trace Currents and Temperatures Revisited〉（2015，ultracad.com/articles/pcbtempr.pdf，網頁存檔 web.archive.org/web/20161206161058/http://ultracad.com/articles/pcbtempr.pdf）依 IPC-2152 數據擬合的式子。對照論文給的外層數字，擬合式偏差從低 17%（79.4 °C 對熱模擬 96 °C）到最多高約 23%（123.4 °C 對「略高於 100 °C」）；只有兩個對照點，其中一個是模擬值，不是量測。內層只有 0.5／1／2／3 oz，而且 0.5／3 oz 只在論文列出的線寬範圍內，超出就不算。過孔截面跟走線相等時，過孔通常不是最熱點（論文熱模擬、沒有實測：3 A 時過孔中點 80.9 °C、走線 86.9 °C；Brooks & Adam〈Via Currents and Temperatures〉2015，ultracad.com/articles/via.pdf，網頁存檔 web.archive.org/web/20161206161333/http://ultracad.com/articles/via.pdf）。銅厚 1 oz 當 1.378 mil（35 µm）；電阻用退火銅 20 °C 1.7241×10⁻⁸ Ω·m、溫度係數 0.00393/°C。
什麼時候會用到、這頁在算什麼

畫電源線、馬達線、LED 電流線時，要先決定線寬：太細會發熱，太寬又佔板面。這頁同時給兩套數字：幾十年來最常用的 IPC-2221 公式，以及依 IPC-2152（2009 年重新量測）數據擬合的公式，並算出這段走線的電阻、壓降與發熱。

什麼時候會用到
  • 決定電源、馬達、加熱器走線的最小線寬
  • 確認現有走線在某個電流下會熱幾度
  • 內層走線要不要加寬（舊公式對內層非常保守）
26 · TRACE FUSING CURRENT

故障時的大電流，這條走線撐得了幾秒才熔斷？

1 oz 銅、起始溫度 20 °C、40.0 A 撐 1.00 秒不熔斷：Onderdonk 公式最小截面 215.1 mil²，線寬 156.1 mil（3.964 mm）。
這個公式拿來確認「故障時撐得住」是保守的（假設熱完全散不出去，實際走線撐得比它久）；拿走線當保險絲時方向正好相反——實際要更大的電流或更久才會斷，不能用這個公式設計保險絲走線。
論文熱模擬：FR-4 板上實際熔斷電流 ÷ Onderdonk 公式（只有這六組，原值照列）
論文的六組
2 oz、20 mil（論文截面 52 mil²）
0.5 秒
3.46 倍
1 秒
3.87 倍
2 秒
4.65 倍
3 秒
5.3 倍
4 秒
5.84 倍
5 秒
6.3 倍
1 oz、20 mil（論文截面 26 mil²）
0.5 秒
2.24 倍
1 秒
2.45 倍
2 秒
3.03 倍
3 秒
3.53 倍
4 秒
3.83 倍
5 秒
4.2 倍
1 oz、100 mil（論文截面 130 mil²）
0.5 秒
2.02 倍
1 秒
2.14 倍
2 秒
2.45 倍
3 秒
2.69 倍
4 秒
3.02 倍
5 秒
3.15 倍
1 oz、200 mil（論文截面 260 mil²）
0.5 秒
1.88 倍
1 秒
2.04 倍
2 秒
2.37 倍
3 秒
2.62 倍
4 秒
2.77 倍
5 秒
2.97 倍
2 oz、200 mil（論文截面 520 mil²）
0.5 秒
1.57 倍
1 秒
1.67 倍
2 秒
1.9 倍
3 秒
2.05 倍
4 秒
2.2 倍
5 秒
2.37 倍
2 oz、100 mil（論文截面 260 mil²）
0.5 秒
1.51 倍
1 秒
1.63 倍
2 秒
1.82 倍
3 秒
1.98 倍
4 秒
2.1 倍
5 秒
2.2 倍
銅厚線寬論文截面0.5 秒1 秒2 秒3 秒4 秒5 秒
2 oz20 mil52 mil²3.463.874.655.35.846.3
1 oz20 mil26 mil²2.242.453.033.533.834.2
1 oz100 mil130 mil²2.022.142.452.693.023.15
1 oz200 mil260 mil²1.882.042.372.622.772.97
2 oz200 mil520 mil²1.571.671.92.052.22.37
2 oz100 mil260 mil²1.511.631.821.982.12.2
大電流流過走線時，如果時間很短，熱來不及散出去，走線溫度一路往上，到 1083 °C 銅就熔斷。Onderdonk 公式就是算這種「完全不散熱」的情況。實際走線會把熱傳給板材，所以撐得比公式久；下表是論文用熱模擬算出的倍數（實際熔斷電流 ÷ 公式），只有這六組，其他線寬不內插。
這個計算器的適用範圍

公式：Onderdonk（1920 年代）33.5·(I/A)²·t＝log10((1083−Ta)/(234＋Ta)＋1)，A 用 circular mil（1 mil²＝1.273 circular mil）；Ta 20 °C 時化成 t＝0.0346·(A/I)²，A 用 mil²。出處：Brooks & Adam〈Fusing Currents in Traces〉2015（ultracad.com/articles/fusingr.pdf，網頁存檔 web.archive.org/web/20211120153559/https://www.ultracad.com/articles/fusingr.pdf）。論文前面的式子常數寫 33，後面化簡用 33.5，兩者算出的電流差約 0.8%，這頁照化簡後的 0.0346。不算的：散熱（板材、平面層、銅皮、氣流）、比熱隨溫度上升、相鄰走線、過孔；銅厚 1 oz 當 1.378 mil（論文表 1 用 1.3 mil）。銅的電阻率實測可差到 40%（1.7～2.4 µΩ·cm），熔斷時間跟著變。走線熔斷過就是毀損，板子不能修了再用。

什麼時候會用到、這頁在算什麼

短路、保護元件還沒動作、系統受控關機的那幾秒，走線會流過遠大於平常的電流。這頁用 Onderdonk 公式算「熱完全散不出去時，幾秒會熔斷」，並列出論文熱模擬的實際倍數。平常的長時間電流請用走線載流頁。

什麼時候會用到
  • 保險絲或保護 IC 動作前，走線要撐住短路電流幾毫秒到幾秒
  • 馬達堵轉、電容充電的湧入電流期間
  • 確認故障時燒的是保險絲，不是走線
27 · RC SNUBBER

開關節點的振鈴，RC 緩衝器要用多大的電阻和電容？

振鈴 217.4 MHz，加 680 pF 後 108.7 MHz（頻率比 2.000）：寄生電容 Cp 226.7 pF、寄生電感 Lp 2.364 nH、特性阻抗 3.230 Ω。建議緩衝電阻 ≈ 3.23 Ω，電容取 Cp 的 1～4 倍（226.7～906.7 pF）。
振鈴幅度兩家原廠文件都沒給數字，這頁只驗頻率關係與建議阻值。算出來的 R、C 是起點，最後要在板子上量波形確認。
緩衝電容取 Cp 的 1～4 倍，對應的電阻功耗
緩衝電容電容值電阻功耗（5.0 V、1000 kHz）
1×Cp226.7 pF5.7 mW
2×Cp453.3 pF11.3 mW
3×Cp680.0 pF17.0 mW
4×Cp906.7 pF22.7 mW
開關節點的振鈴是 MOSFET 輸出電容、走線與封裝電感形成的 LC 共振。在節點對地加一顆電容，振鈴頻率會降；從降多少就能推出寄生電容與電感，再用特性阻抗選緩衝電阻。電容越大阻尼越好，但每個開關週期都要充放一次，電阻損耗 C·V²·f 跟著變大。
這個計算器的適用範圍

把寄生當成一組集中的 L、C；實際可能有多個共振點、電容會隨電壓變，算出的值是起點。量振鈴要用短接地彈簧、探棒頻寬要夠高，長地線本身就會造成假振鈴。電阻功耗 Csnb·Vin²·fsw 是每個週期把電容充放一次的損耗，選電阻要留餘量。方法出處：ROHM〈Snubber Circuit for Buck Converter IC〉Application Note 2016-10（fscdn.rohm.com/en/products/databook/applinote/ic/power/switching_regulator/buck_snubber_app-e.pdf）；TI E2E 論壇附件〈RC Snubber Design in Synchronous Buck Converter〉（e2e.ti.com，論壇附件，不是正式應用筆記）。成績單的 ngspice 兩列跟公式是同一套 LC 物理，只證明推導與實作正確；真正的實測對照是 ROHM 在加 680 pF 時量到的 108.7 MHz。

什麼時候會用到、這頁在算什麼

降壓轉換器的開關節點常有幾十到幾百 MHz 的振鈴，會造成 EMI 和 MOSFET 電壓應力。先用示波器量振鈴頻率，再在節點對地加一顆電容、加到頻率約減半，把兩個頻率和那顆電容填進來，就能算出寄生電容、寄生電感與建議的緩衝電阻、電容。

什麼時候會用到
  • EMI 測試超標，懷疑是開關節點振鈴
  • MOSFET 的 VDS 尖峰太接近額定電壓
  • 板子上預留了 RC 緩衝器位置，要決定裝多大的值
22 · INRUSH CURRENT

插上去或開機瞬間，湧入電流多大？保險絲和負載開關撐不撐得住？

上升時間（10～90%）650.000 µs。 充電電流 I＝C·0.8·VIN／tR＝135.4 mA，加上負載電流（上升結束時 500.0 mA），峰值約 635.4 mA。輸出電容存的能量 ½CV²＝0.275 mJ，開關啟動時至少要吸收這麼多。 脈衝 I²t 約 1.3760×10-4 A²s，除以降額 0.35 要 ≥ 3.9314×10-4 A²s；保險絲額定 0.5 A²s 夠。
輸入電流
00.20.40.60.800.20.40.60.81時間 msA峰值約 635.4 mA
這個計算器的適用範圍

控速的算法照 TI TPS22918 資料表算例：上升時間是 10%～90%，所以電壓變化取 0.8·VIN（TI 另一份 TPS22965 資料表的算例用滿 VIN，SLVA670A 的實測比較貼近 0.8）。跟 TI SLVA670A 三組實測比：兩組實測峰值比這裡算的（上升期間平均充電電流）高約 12%，一組反而低 4%（原因判不了，可能是電容實際容值（陶瓷電容加直流偏壓後容值會變小）、電流探棒頻寬或上升時間讀值），所以實際峰值可能比這裡多約一成。CT 換算上升時間用資料表的近似式，跟資料表的表會差 4～16%，要精確請查表。直接接電容時用串聯 R、L、C 的解析解，峰值上限就是 V／(R＋ESR)（Vishay OS-CON 應用注意事項）。沒有算的：電源本身的限流與輸出阻抗、MOSFET 的安全工作區（SOA，要對 MOSFET datasheet 的 SOA 曲線）、熱插拔控制器的功率限制模式。保險絲降額比例依脈衝次數不同，要看保險絲廠的曲線（Vishay 薄膜晶片保險絲 10 萬次約 0.35，是讀圖值）。

什麼時候會用到、這頁在算什麼

電源一接上，輸出電容要從 0 充到滿，這一瞬間的電流可能是平常的幾十倍：會讓上游電壓掉下去（別的電路重開）、燒保險絲、或讓負載開關的 MOSFET 超出安全範圍。這頁算出湧入電流、能量和保險絲 I²t，並告訴你控速要多慢。

什麼時候會用到
  • USB、熱插拔背板：插上瞬間的電流要不要限制
  • 負載開關的 CT 要選多大
  • 保險絲選型：開機湧入會不會讓它提早燒斷
23 · IBIS DRIVER

原廠給了 IBIS 檔：這顆驅動器推這條線，負載端會過衝多少、什麼時候到？

目前用的是示範檔（我們自己做的驅動器，不是任何原廠的模型）；在「調整參數」上傳原廠的 .ibs 就會換成那顆晶片。
REFOUT（Output，VCC 3.3 V）上升：負載端比驅動器腳位晚 1.123 ns 過 VCC/2（腳位 1.061 ns、負載端 2.184 ns，時間從 IBIS 波形表的第一列算起，原廠表格前面常有一段起始空白，所以看兩者的差），最後停在 3.299 V。 過衝到 3.827 V，超過 VCC 0.527 V——超過 VCC 的 10%，可能超出接收端的絕對最大額定，加大串聯電阻（接近 Z0 − 驅動器輸出阻抗）或在末端端接。
負載端與驅動器腳位的電壓

負載端　驅動器腳位

-1012345024681012時間 nsVVCC 3.3 VVCC/2
IBIS 檔裡的 I-V 表告訴模擬器「上拉、下拉打開時，電壓多少會流多少電流」；V-T 表告訴它「切換的過程多快」。模擬器用這兩種表重建驅動器，所以不用晶片內部的電路就能看到真實的邊緣速度、過衝與振鈴。
眼圖：這顆驅動器打 PRBS7（看負載端）

按「算眼圖」才會算（IBIS 驅動器是非線性的，直接跑整串 127 位元，要一到數秒）。

這個工具怎麼讀 IBIS、準到哪

依 IBIS Version 8.0 規格（ibis.org/ver8.0/ver8_0.pdf）讀 typ、min、max 三欄（規格 §9：min 是慢、弱，max 是快、強；C_comp 照規格的保守建議，慢角配大的、快角配小的；缺欄時用 typ 代替並寫出來）：C_comp、[Voltage Range]、[Pullup]、[Pulldown]、[GND Clamp]、[POWER Clamp]、[Rising／Falling Waveform]（R_fixture、V_fixture）與 [Package]（接法照規格 Figure 18）。規格沒有規定模擬器怎麼用兩條波形，我們在每個時間點寫晶粒節點的電流平衡、用同一邊緣的兩條波形解出上拉／下拉的切換係數。沒有做的：差動腳位、[Driver Schedule]、[Submodel]、預強調、IBIS-AMI、多組電源（只取 [Voltage Range]）、治具的 C_fixture／L_fixture；每個邊緣要有兩條波形才算得了（只有 [Ramp] 的檔第一版不支援）。驗證：拿我們自己寫的電晶體級示範驅動器抽出 IBIS，再把兩者接到建模時沒用過的三種負載上比，typ、min、max 三個角落的負載端 50% 延遲差 −2.6%～+0.6%，另一顆性質不同的驅動器（驅動力約 0.4 倍、較慢）−1.8%～+0.9%（見成績單）；這證明讀檔與重建的方法對，真實晶片的準確度還要看原廠 IBIS 檔本身的品質。已知限制：原廠用高阻抗治具（例如 2 kΩ）量波形時，波形頭尾跟 I-V 表在直流只要差擺幅的 1～2%，治具需要的電流又很小，切換係數就會被放大到偏離 0～1；我們在一份原廠公開的 TTL IBIS 檔上實際看到穩態係數變成 0.6 倍與 3 倍。頁面會自動檢查這件事並寫出是哪條波形、差多少。眼圖：每個位元邊界接上對應邊緣的切換係數、直接跑整串 PRBS7（非線性，不用脈衝響應疊加）；位元時間短於驅動器切換時間時會主動提醒。同一份眼圖網路在網站的引擎（EEcircuit 1.8.0，內含 ngspice）和命令列 ngspice 47 各跑一次：眼高差 ≤0.13%、眼寬一致，整串波形最大差 1.3～47 mV（47 mV 是振鈴最大的情況）。檔案只在你的瀏覽器裡讀，不會上傳。原廠檔讀不讀得回來：拿四份原廠公開 IBIS 檔（Infineon、TI、Renesas，檔不放網站），把模型放回檔裡自己寫的建模治具，跟檔內波形表比：最大差占 VCC 0.09～0.39%，Renesas 那份 4.4%（它的 C_comp 跟波形對不上：C_comp 設 0 時切換係數會回到 0～1 附近）。2026-10-11 修正：長表格（數百 ns、點距不均）原本取樣太粗，重建誤差到 30～51%，現在照表格自己的時間點取樣。

查看送進 ngspice 的 netlist
ibis driver
Vibku ibku 0 PWL(0.000000000e+0 -0.00000 2.000000000e-11 -0.00000 4.000000000e-11 -0.00000 6.000000000e-11 0.00000 8.000000000e-11 0.00000 1.000000000e-10 0.00000 1.200000000e-10 0.00000 1.400000000e-10 0.00000 1.600000000e-10 0.00000 1.800000000e-10 0.00000 2.000000000e-10 0.00000 2.200000000e-10 0.00000 2.400000000e-10 0.00000 2.600000000e-10 0.00000 2.800000000e-10 0.00000 3.000000000e-10 0.00000 3.200000000e-10 0.00003 3.400000000e-10 0.00010 3.600000000e-10 0.00054 3.800000000e-10 0.00162 4.000000000e-10 0.00297 4.200000000e-10 0.00536 4.400000000e-10 0.00775 4.600000000e-10 0.01119 4.800000000e-10 0.01452 5.000000000e-10 0.01879 5.200000000e-10 0.02283 5.400000000e-10 0.02764 5.600000000e-10 0.03204 5.800000000e-10 0.03686 6.000000000e-10 0.04116 6.200000000e-10 0.04555 6.400000000e-10 0.04967 6.600000000e-10 0.05398 6.800000000e-10 0.05810 7.000000000e-10 0.06246 7.200000000e-10 0.06653 7.400000000e-10 0.07084 7.600000000e-10 0.07526 7.800000000e-10 0.08016 8.000000000e-10 0.08666 8.200000000e-10 0.09522 8.400000000e-10 0.10437 8.600000000e-10 0.11677 8.800000000e-10 0.12899 9.000000000e-10 0.14500 9.200000000e-10 0.16101 9.400000000e-10 0.18154 9.600000000e-10 0.19952 9.800000000e-10 0.22138 1.000000000e-9 0.24098 1.020000000e-9 0.26381 1.040000000e-9 0.28590 1.060000000e-9 0.31096 1.080000000e-9 0.33666 1.100000000e-9 0.36553 1.120000000e-9 0.39588 1.140000000e-9 0.42945 1.160000000e-9 0.46070 1.180000000e-9 0.48946 1.200000000e-9 0.51791 1.220000000e-9 0.53721 1.240000000e-9 0.56122 1.260000000e-9 0.57559 1.280000000e-9 0.59509 1.300000000e-9 0.60697 1.320000000e-9 0.62304 1.340000000e-9 0.63439 1.360000000e-9 0.64786 1.380000000e-9 0.65808 1.400000000e-9 0.66972 1.420000000e-9 0.67964 1.440000000e-9 0.69039 1.460000000e-9 0.69957 1.480000000e-9 0.70932 1.500000000e-9 0.71783 1.520000000e-9 0.72677 1.540000000e-9 0.73473 1.560000000e-9 0.74302 1.580000000e-9 0.75053 1.600000000e-9 0.75820 1.620000000e-9 0.76532 1.640000000e-9 0.77274 1.660000000e-9 0.77963 1.680000000e-9 0.78653 1.700000000e-9 0.79274 1.720000000e-9 0.79923 1.740000000e-9 0.80530 1.760000000e-9 0.81136 1.780000000e-9 0.81686 1.800000000e-9 0.82254 1.820000000e-9 0.82782 1.840000000e-9 0.83312 1.860000000e-9 0.83795 1.880000000e-9 0.84294 1.900000000e-9 0.84764 1.920000000e-9 0.85230 1.940000000e-9 0.85652 1.960000000e-9 0.86090 1.980000000e-9 0.86503 2.000000000e-9 0.86916 2.020000000e-9 0.87296 2.040000000e-9 0.87684 2.060000000e-9 0.88051 2.080000000e-9 0.88426 2.100000000e-9 0.88774 2.120000000e-9 0.89124 2.140000000e-9 0.89447 2.160000000e-9 0.89775 2.180000000e-9 0.90083 2.200000000e-9 0.90392 2.220000000e-9 0.90679 2.240000000e-9 0.90973 2.260000000e-9 0.91252 2.280000000e-9 0.91524 2.300000000e-9 0.91766 2.320000000e-9 0.92022 2.340000000e-9 0.92272 2.360000000e-9 0.92513 2.380000000e-9 0.92732 2.400000000e-9 0.92960 2.420000000e-9 0.93181 2.440000000e-9 0.93394 2.460000000e-9 0.93584 2.480000000e-9 0.93783 2.500000000e-9 0.93974 2.520000000e-9 0.94162 2.540000000e-9 0.94334 2.560000000e-9 0.94511 2.580000000e-9 0.94680 2.600000000e-9 0.94849 2.620000000e-9 0.95011 2.640000000e-9 0.95169 2.660000000e-9 0.95310 2.680000000e-9 0.95456 2.700000000e-9 0.95595 2.720000000e-9 0.95733 2.740000000e-9 0.95864 2.760000000e-9 0.95994 2.780000000e-9 0.96117 2.800000000e-9 0.96240 2.820000000e-9 0.96354 2.840000000e-9 0.96469 2.860000000e-9 0.96575 2.880000000e-9 0.96682 2.900000000e-9 0.96780 2.920000000e-9 0.96879 2.940000000e-9 0.96969 2.960000000e-9 0.97063 2.980000000e-9 0.97158 3.000000000e-9 0.97248 3.020000000e-9 0.97330 3.040000000e-9 0.97417 3.060000000e-9 0.97504 3.080000000e-9 0.97581 3.100000000e-9 0.97642 3.120000000e-9 0.97716 3.140000000e-9 0.97799 3.160000000e-9 0.97873 3.180000000e-9 0.97938 3.200000000e-9 0.98003 3.220000000e-9 0.98060 3.240000000e-9 0.98121 3.260000000e-9 0.98183 3.280000000e-9 0.98239 3.300000000e-9 0.98288 3.320000000e-9 0.98340 3.340000000e-9 0.98393 3.360000000e-9 0.98446 3.380000000e-9 0.98499 3.400000000e-9 0.98547 3.420000000e-9 0.98587 3.440000000e-9 0.98631 3.460000000e-9 0.98675 3.480000000e-9 0.98719 3.500000000e-9 0.98764 3.520000000e-9 0.98803 3.540000000e-9 0.98834 3.560000000e-9 0.98870 3.580000000e-9 0.98905 3.600000000e-9 0.98941 3.620000000e-9 0.98976 3.640000000e-9 0.99012 3.660000000e-9 0.99047 3.680000000e-9 0.99078 3.700000000e-9 0.99100 3.720000000e-9 0.99127 3.740000000e-9 0.99154 3.760000000e-9 0.99180 3.780000000e-9 0.99207 3.800000000e-9 0.99234 3.820000000e-9 0.99261 3.840000000e-9 0.99288 3.860000000e-9 0.99314 3.880000000e-9 0.99337 3.900000000e-9 0.99350 3.920000000e-9 0.99372 3.940000000e-9 0.99404 3.960000000e-9 0.99426 3.980000000e-9 0.99439 4.000000000e-9 0.99457 4.020000000e-9 0.99475 4.040000000e-9 0.99493 4.060000000e-9 0.99511 4.080000000e-9 0.99529 4.100000000e-9 0.99547 4.120000000e-9 0.99560 4.140000000e-9 0.99564 4.160000000e-9 0.99578 4.180000000e-9 0.99601 4.200000000e-9 0.99614 4.220000000e-9 0.99618 4.240000000e-9 0.99632 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7.480000000e-9 -0.00000 7.500000000e-9 -0.00000 7.520000000e-9 -0.00000 7.540000000e-9 -0.00000 7.560000000e-9 -0.00000 7.580000000e-9 -0.00000 7.600000000e-9 -0.00000 7.620000000e-9 -0.00000 7.640000000e-9 -0.00000 7.660000000e-9 -0.00000 7.680000000e-9 -0.00000 7.700000000e-9 -0.00000 7.720000000e-9 -0.00000 7.740000000e-9 -0.00000 7.760000000e-9 -0.00000 7.780000000e-9 -0.00000 7.800000000e-9 -0.00000 7.820000000e-9 -0.00000 7.840000000e-9 -0.00000 7.860000000e-9 -0.00000 7.880000000e-9 -0.00000 7.900000000e-9 -0.00000 7.920000000e-9 -0.00000 7.940000000e-9 -0.00000 7.960000000e-9 -0.00000 7.980000000e-9 -0.00000 8.000000000e-9 -0.00000)
Bibpu out 0 I = V(ibku) * pwl(3.3 - V(out), -3.30000e+0,4.85190e+0, -3.20000e+0,4.65410e+0, -3.10000e+0,4.45640e+0, -3.00000e+0,4.25880e+0, -2.90000e+0,4.06130e+0, -2.80000e+0,3.86390e+0, -2.70000e+0,3.66670e+0, -2.60000e+0,3.46960e+0, -2.50000e+0,3.27280e+0, -2.40000e+0,3.07610e+0, -2.30000e+0,2.87960e+0, -2.20000e+0,2.68340e+0, -2.10000e+0,2.48750e+0, -2.00000e+0,2.29190e+0, -1.90000e+0,2.09670e+0, -1.80000e+0,1.90200e+0, -1.70000e+0,1.70790e+0, -1.60000e+0,1.51450e+0, -1.50000e+0,1.32200e+0, -1.40000e+0,1.13080e+0, -1.30000e+0,9.41280e-1, -1.20000e+0,7.54190e-1, -1.10000e+0,5.70960e-1, -1.00000e+0,3.94710e-1, -9.00000e-1,2.33600e-1, -8.00000e-1,1.15560e-1, -7.00000e-1,7.71350e-2, -6.00000e-1,6.38920e-2, -5.00000e-1,5.21940e-2, -4.00000e-1,4.09370e-2, -3.00000e-1,3.00910e-2, -2.00000e-1,1.96530e-2, -1.00000e-1,9.62320e-3, 0.00000e+0,3.30940e-12, 1.00000e-1,-9.29400e-3, 2.00000e-1,-1.83320e-2, 3.00000e-1,-2.71080e-2, 4.00000e-1,-3.56180e-2, 5.00000e-1,-4.38560e-2, 6.00000e-1,-5.18150e-2, 7.00000e-1,-5.94920e-2, 8.00000e-1,-6.68790e-2, 9.00000e-1,-7.39720e-2, 1.00000e+0,-8.07650e-2, 1.10000e+0,-8.72510e-2, 1.20000e+0,-9.34240e-2, 1.30000e+0,-9.92790e-2, 1.40000e+0,-1.04810e-1, 1.50000e+0,-1.10010e-1, 1.60000e+0,-1.14870e-1, 1.70000e+0,-1.19390e-1, 1.80000e+0,-1.23550e-1, 1.90000e+0,-1.27360e-1, 2.00000e+0,-1.30810e-1, 2.10000e+0,-1.33880e-1, 2.20000e+0,-1.36580e-1, 2.30000e+0,-1.38890e-1, 2.40000e+0,-1.40810e-1, 2.50000e+0,-1.42320e-1, 2.60000e+0,-1.43430e-1, 2.70000e+0,-1.44140e-1, 2.80000e+0,-1.44740e-1, 2.90000e+0,-1.45340e-1, 3.00000e+0,-1.45940e-1, 3.10000e+0,-1.46540e-1, 3.20000e+0,-1.47140e-1, 3.30000e+0,-1.47740e-1, 3.40000e+0,-1.48340e-1, 3.50000e+0,-1.48940e-1, 3.60000e+0,-1.49540e-1, 3.70000e+0,-1.50140e-1, 3.80000e+0,-1.50740e-1, 3.90000e+0,-1.51450e-1, 4.00000e+0,-1.57060e-1, 4.10000e+0,-2.22560e-1, 4.20000e+0,-3.65690e-1, 4.30000e+0,-5.35930e-1, 4.40000e+0,-7.16560e-1, 4.50000e+0,-9.02380e-1, 4.60000e+0,-1.09140e+0, 4.70000e+0,-1.28240e+0, 4.80000e+0,-1.47480e+0, 4.90000e+0,-1.66840e+0, 5.00000e+0,-1.86270e+0, 5.10000e+0,-2.05770e+0, 5.20000e+0,-2.25330e+0, 5.30000e+0,-2.44930e+0, 5.40000e+0,-2.64560e+0, 5.50000e+0,-2.84230e+0, 5.60000e+0,-3.03920e+0, 5.70000e+0,-3.23640e+0, 5.80000e+0,-3.43380e+0, 5.90000e+0,-3.63130e+0, 6.00000e+0,-3.82910e+0, 6.10000e+0,-4.02690e+0, 6.20000e+0,-4.22500e+0, 6.30000e+0,-4.42310e+0, 6.40000e+0,-4.62130e+0, 6.50000e+0,-4.81960e+0, 6.60000e+0,-5.01810e+0)
Bibpd out 0 I = V(ibkd) * pwl(V(out), -3.30000e+0,-4.85180e+0, -3.20000e+0,-4.65400e+0, -3.10000e+0,-4.45630e+0, -3.00000e+0,-4.25870e+0, -2.90000e+0,-4.06130e+0, -2.80000e+0,-3.86390e+0, -2.70000e+0,-3.66670e+0, -2.60000e+0,-3.46960e+0, -2.50000e+0,-3.27270e+0, -2.40000e+0,-3.07600e+0, -2.30000e+0,-2.87960e+0, -2.20000e+0,-2.68340e+0, -2.10000e+0,-2.48740e+0, -2.00000e+0,-2.29190e+0, -1.90000e+0,-2.09670e+0, -1.80000e+0,-1.90200e+0, -1.70000e+0,-1.70790e+0, -1.60000e+0,-1.51450e+0, -1.50000e+0,-1.32200e+0, -1.40000e+0,-1.13080e+0, -1.30000e+0,-9.41200e-1, -1.20000e+0,-7.54130e-1, -1.10000e+0,-5.70900e-1, -1.00000e+0,-3.94600e-1, -9.00000e-1,-2.33360e-1, -8.00000e-1,-1.15080e-1, -7.00000e-1,-7.64720e-2, -6.00000e-1,-6.33130e-2, -5.00000e-1,-5.17270e-2, -4.00000e-1,-4.05700e-2, -3.00000e-1,-2.98200e-2, -2.00000e-1,-1.94760e-2, -1.00000e-1,-9.53620e-3, 1.52660e-15,-3.30990e-12, 1.00000e-1,9.20960e-3, 2.00000e-1,1.81650e-2, 3.00000e-1,2.68620e-2, 4.00000e-1,3.52940e-2, 5.00000e-1,4.34560e-2, 6.00000e-1,5.13430e-2, 7.00000e-1,5.89480e-2, 8.00000e-1,6.62680e-2, 9.00000e-1,7.32950e-2, 1.00000e+0,8.00240e-2, 1.10000e+0,8.64500e-2, 1.20000e+0,9.25650e-2, 1.30000e+0,9.83650e-2, 1.40000e+0,1.03840e-1, 1.50000e+0,1.08990e-1, 1.60000e+0,1.13810e-1, 1.70000e+0,1.18280e-1, 1.80000e+0,1.22410e-1, 1.90000e+0,1.26180e-1, 2.00000e+0,1.29590e-1, 2.10000e+0,1.32640e-1, 2.20000e+0,1.35300e-1, 2.30000e+0,1.37590e-1, 2.40000e+0,1.39490e-1, 2.50000e+0,1.40990e-1, 2.60000e+0,1.42080e-1, 2.70000e+0,1.42790e-1, 2.80000e+0,1.43380e-1, 2.90000e+0,1.43980e-1, 3.00000e+0,1.44570e-1, 3.10000e+0,1.45170e-1, 3.20000e+0,1.45760e-1, 3.30000e+0,1.46350e-1, 3.40000e+0,1.46950e-1, 3.50000e+0,1.47540e-1, 3.60000e+0,1.48130e-1, 3.70000e+0,1.48730e-1, 3.80000e+0,1.49320e-1, 3.90000e+0,1.50030e-1, 4.00000e+0,1.55640e-1, 4.10000e+0,2.21100e-1, 4.20000e+0,3.64260e-1, 4.30000e+0,5.34490e-1, 4.40000e+0,7.15100e-1, 4.50000e+0,9.00970e-1, 4.60000e+0,1.08990e+0, 4.70000e+0,1.28090e+0, 4.80000e+0,1.47340e+0, 4.90000e+0,1.66690e+0, 5.00000e+0,1.86120e+0, 5.10000e+0,2.05630e+0, 5.20000e+0,2.25180e+0, 5.30000e+0,2.44780e+0, 5.40000e+0,2.64410e+0, 5.50000e+0,2.84080e+0, 5.60000e+0,3.03770e+0, 5.70000e+0,3.23490e+0, 5.80000e+0,3.43220e+0, 5.90000e+0,3.62980e+0, 6.00000e+0,3.82750e+0, 6.10000e+0,4.02540e+0, 6.20000e+0,4.22340e+0, 6.30000e+0,4.42150e+0, 6.40000e+0,4.61980e+0, 6.50000e+0,4.81810e+0, 6.60000e+0,5.01660e+0)
Cibcomp out 0 2e-12
Rs out a 25
T1 a 0 b 0 Z0=50 TD=1n
Cl b 0 5p
Rleak b 0 1e9
.tran 6.000e-12 1.200e-8
.end
什麼時候會用到、這頁在算什麼

IBIS 是晶片廠用來描述 I/O 腳位「推多大電流、切換多快」的標準檔案，不用公開晶片內部電路。這頁讀原廠的 .ibs 檔，把驅動器接上你填的串聯電阻、傳輸線和負載，算出負載端的波形、過衝和延遲。

什麼時候會用到
  • 決定源端串聯電阻要幾 Ω，過衝才不會超過接收端的絕對最大額定
  • 換了驅動強度（不同的 [Model]）之後，訊號會不會振鈴
  • 估算一條線從驅動器到接收端要多久（時序預算）
17 · DC-DC BUCK

降壓轉換器：漣波多大、效率多少、晶片會不會太燙？

12→3.3 V、4 A、480 kHz：效率 90.9%，損耗 1.32 W；電感峰值 5.13 A（電感飽和電流與晶片限流都要大於這個），輸出漣波約 15.7 mV。IC 接面溫度約 94.6 °C，在 125 °C 以內。
90.9 %效率
2.26 A電感漣波 ΔIL（模擬）
15.7 mV輸出漣波（模擬）
94.6 °CIC 接面溫度
損耗上管 117 mW＋下管 226 mW＋電感 DCR 171 mW＋其他 810 mW（你填的值）＝ 1325 mW；輸出 13.20 W → 效率 90.88%（SLVA390A 式 13）。IC 內部 1154 mW（電感損耗不算在 IC 裡）→ TJ＝60＋30×1.154＝94.6 °C。公式值：ΔIL 2.266 A、峰值 5.13 A、漣波上限 23.9 mV（電容 12.6＋ESR 11.3，兩項相位不同，直接相加是保守值；模擬是實際波形）。開迴路模擬沒有回授，輸出平均 3.175 V 比設定低一點是 Rds(on)／DCR 的壓降
電感電流（ngspice 開關模擬）
0123456時間 µs（第 196～200 個週期）AIOUT 4 A
降壓轉換器的上管一開一關，電感電流就一上一下（三角波），平均就是輸出電流。三角波的高度叫漣波電流：電感越大、頻率越高越小。電感要扛得住「平均＋漣波一半」的峰值不飽和，晶片的限流也要比它高。
輸出電壓漣波
-15-10-5051015時間 µsmV
這個計算器的適用範圍

公式照 TI SLVA477C（漣波電流、峰值電流、輸出漣波）與 SLVA390A（上下管導通損耗、電感 DCR 損耗、效率）；波形用 ngspice 理想同步降壓實跑（兩個開關互補切換、電感含 DCR、電容含 ESR）。「其他損耗」（開關切換、閘極驅動、靜態電流）要從規格書填，或照 SLVA390A 的方法用規格書上另一個輸出電壓的效率反推。拿 SLVA390A 的 TPS54620 實測效率對過：用 5 V 的效率推 3.3 V，6 個電流點對實測差 −0.8～−1.5 個百分點（見成績單）。做不到的：回授與穩定度（這裡是開迴路，輸出平均會因 Rds(on)／DCR 低一點）、輕載的不連續模式與省電模式、輸入電容與輸入漣波、EMI。IC 接面溫度只算 IC 內部損耗（上下管＋其他），電感損耗不算在 IC 裡；RθJA 很依賴 PCB，請以規格書的條件為準。

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buck
Vin vin 0 12
Vg g 0 PULSE(0 1 0 1.0416666666666667e-8 1.0416666666666667e-8 5.625000e-7 2.083333e-6)
Vg2 g2 0 PULSE(1 0 0 1.0416666666666667e-8 1.0416666666666667e-8 5.625000e-7 2.083333e-6)
S1 vin sw g 0 SH
S2 sw 0 g2 0 SL
.model SH SW(Ron=0.026000000000000002 Roff=1e9 Vt=0.5 Vh=0)
.model SL SW(Ron=0.019 Roff=1e9 Vt=0.5 Vh=0)
Lb sw x 2.2u IC=4.0000000
Rdcr x vo 10.4m
Co vo c1 47u IC=3.1747000
Resr c1 0 5m
Rload vo 0 0.79367500
.tran 5.208e-9 4.1667e-4 UIC
.end
什麼時候會用到、這頁在算什麼

選降壓轉換器的電感、輸出電容時，要確認漣波、電感峰值電流、效率與晶片溫度。這頁照 TI 應用筆記的公式算，並用 ngspice 實跑開關波形確認。

什麼時候會用到
  • 選電感：值多大、飽和電流要多少
  • 選輸出電容：漣波會不會超規格
  • 估效率與晶片溫度，判斷要不要加大銅箔或換晶片
12 · CROSSTALK

兩條線靠多近會互相干擾？近端、遠端串音各多少？

微帶線、線寬 0.15 mm、間距 0.15 mm（1.00W）、平行 50 mm、上升 50 ps：近端 5.85%、遠端 27.45%（對入射電壓）。超過你設的 5%。遠端比較大：遠端串音跟平行長度成正比、跟上升時間成反比，縮短平行段或改帶狀線（上下都有地，偶奇模速度一樣，遠端幾乎沒有）最有效。
30.1 mV近端串音 NEXT
-141.3 mV遠端串音 FEXT
53.1 Ω單端阻抗（≈√(Ze·Zo)）
94.1 Ω差動阻抗（2×Zodd）
阻抗從哪來2D 電場數值解（含銅厚 0.035 mm，預先算好；打開這頁會在你的裝置上重算）
解析對照近端平台（遠端反射回來之前）模擬 5.85%、解析 6.00%；遠端模擬 -27.45%、一階近似 -28.14%。終端 50 Ω 跟線的 53.1 Ω 不匹配，遠端串音會反射回近端，所以近端最大值（上面那格）可能比平台大。（入射 0.515 V）
受害線：近端（藍）、遠端（黃）
-200-150-100-5005010015020000.20.40.60.8時間 nsmV允許 ±5%
兩條線靠得近，攻擊線上的訊號會透過電場和磁場「漏」一點到旁邊的受害線。漏到靠近訊號源那一端的叫近端串音（藍線，一段平台），漏到另一端的叫遠端串音（黃線，一個尖峰）。微帶線上面是空氣、下面是板材，兩種耦合不平衡，所以遠端串音會出現，而且是負的。
間距拉開，串音降多少（近端藍、遠端黃，解析式）

間距掃描用 2D 場解算 10 個間距，計算中（幾秒），算好會自動更新。

這個模型的適用範圍

偶／奇模阻抗與有效介電常數用我們自己寫的 2D 電場數值解（在背景算，約 1～3 秒，算好自動更新；銅厚、綠漆、梯形都算進去）；帶狀線在場解算好前先用 Cohn（IRE MTT-3，1955）的精確解（零厚度）暫代。拆成偶模、奇模各一段傳輸線（兩條線同寬時這樣拆是精確的）交給 ngspice 實跑；原本用 ngspice 的耦合傳輸線元件，上下同材質的帶狀線偶奇模一樣快時它分不開兩個模態、結果會亂跳（2026-10-12 改掉）。帶狀線預設截面（銅厚 0、長 20 mm、上升 50 ps）對 3D 全波（openEMS）：近端峰值 3D 三種網格 16.25／14.65／14.16 mV、外插 13.33 mV，本頁 13.24 mV；遠端兩邊都在 1.5 mV 以內（入射 0.3%）。上下板材不同（下 4.2、上 3.0，線偏下、長 50 mm）時：近端 3D 外插 11.81 mV、本頁 11.59 mV；遠端 3D 外插 8.0～9.0 mV、本頁 7.56 mV（本頁低 6～16%；本頁的場解加密後已收斂，差距較可能來自 3D 網格對很小的偶奇模速度差解析不夠，未證實）。線剛好在交界、上下等高時，上下板材不同遠端也仍接近 0（3D 證實）。場解的銅厚處理拿實測微帶線對過，差 −0.01%（εr 由同組量測反推，不是完全獨立；見成績單）。微帶線的間距掃描曲線也用場解算 10 個間距。

做不到的：沒有算損耗與頻散（高速長線時串音會比這裡小一點）；只算兩條線；有防護地線、帶狀線不在正中間的情況這裡沒有；4 埠耦合微帶線範例檔（Qucs 模擬）的差動與共模 TDR 阻抗也拿場解對過（見成績單）。

3D 全波對照（openEMS；頁面預設的截面尺寸，長度縮成 20 mm（頁面預設 50 mm，為控制網格數），銅厚當 0，上升 50 ps）：網格加密兩級後，近端／遠端峰值比本頁模型多 2.4%／4.2%，且隨網格加密持續縮小，外插到網格無限細 21.39／45.42 mV，對本頁 −1.4%／+0.3%；頻域 2～15 GHz 相對穿越的比值差 ≤0.5 dB（近端零點除外）。

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crosstalk
Vs s 0 PWL(0 0 5.0000e-11 0 1.0000e-10 1)
Rs s a1 50
Ra2 a2 0 50
Rb1 b1 0 50
Rb2 b2 0 50
Ene1 ne1 0 a1 0 0.5
Ene2 ne2 ne1 a2 0 0.5
Vne ne2 nE 0
Eno1 no1 0 a1 0 0.5
Eno2 no2 no1 a2 0 -0.5
Vno no2 nO 0
Fn1e a1 0 Vne 1
Fn1o a1 0 Vno 1
Fn2e a2 0 Vne 1
Fn2o a2 0 Vno -1
Efe1 fe1 0 b1 0 0.5
Efe2 fe2 fe1 b2 0 0.5
Vfe fe2 fE 0
Efo1 fo1 0 b1 0 0.5
Efo2 fo2 fo1 b2 0 -0.5
Vfo fo2 fO 0
Ff1e b1 0 Vfe 1
Ff1o b1 0 Vfo 1
Ff2e b2 0 Vfe 1
Ff2o b2 0 Vfo -1
Te nE 0 fE 0 Z0=59.891519 TD=2.97658272e-10
To nO 0 fO 0 Z0=47.050428 TD=2.69521106e-10
.tran 1.250e-12 9.953e-10
.end
什麼時候會用到、這頁在算什麼

兩條平行走線之間有電容和互感，攻擊線上一個邊緣跑過去，受害線兩端都會跑出一點電壓。這頁用 ngspice 的耦合傳輸線實跑，算近端與遠端串音，並用解析式拉一條「間距 vs 串音」的曲線，讓你直接看要拉開到幾倍線寬。

什麼時候會用到
  • 佈線空間不夠，想知道間距能縮到多小（常聽到的 3W 規則實際差多少）
  • 時脈、高速訊號旁邊走敏感訊號（reset、類比、低速控制線）
  • 平行走很長一段，想知道遠端串音會不會超標
串音就是兩條線「互相聽得到」。靠越近、平行越長、邊緣越快，聽得越清楚。近端串音主要看間距，遠端串音還跟平行長度和上升時間有關。
08 · POWER SEQUENCING

開機時各組電源照順序起來要多久？哪一組的湧入電流最大？

4 條電源軌依序起來，最後一條 PG 在 10.36 ms，在模擬時間內完成。湧入電流最大的是 VCORE 0.9V：9.16 A，要對照上游的限流設定。
控制線：在接收端 VIL～VIH 之間停 7.96 ms，經 ESD 二極體灌進 V1P8 1.8V 最大 0.120 mA（細節看下面控制線那張圖）。
電源軌到 90%PG湧入峰值
VCCDSW 1.8V0.91 ms1.90 ms0.22 A
VCCIO 1.05V4.21 ms5.22 ms2.15 A
VCORE 0.9V6.58 ms7.57 ms9.16 A
V1P8 1.8V9.37 ms10.36 ms0.40 A
各電源軌電壓
00.511.522.505101520時間 msVPG1 1.90 msPG2 5.22 msPG3 7.57 msPG4 10.36 ms
電腦開機時，各組電源要照順序一組一組起來：前一組穩了（PG＝電源好了），下一組才開。每一組起來時要先把輸出電容充飽，所以會有一陣比平常大的電流（湧入電流），軟啟動時間越短、電容越大，這陣電流越大。
控制線電壓（紅）＋上拉那條與接收端那條電源（淡色）
00.511.522.505101520時間 msVVIL 30%VIH 70%

控制線（上拉 10 kΩ 接 VCCDSW 1.8V、接到由 V1P8 1.8V 供電的 IC）：VCCDSW 1.8V 已經起來時，訊號只到 0.60 V——被還沒上電的 V1P8 1.8V（當時還是 0 V）經 IC 內部 ESD 二極體鉗住，要等它起來才跟著往上，到 8.76 ms 才過 90%。訊號在接收端的 VIL～VIH（0.54～1.26 V，以它的電源 30%／70% 估）之間停了 7.96 ms，這段時間接收端讀成 0 或 1 都有可能——邊緣觸發或沒有施密特輸入的腳位，這裡就可能看到 glitch。這就是邊緣中途的拐點，拐點電壓≈對方電源＋約 0.6 V；這段期間經 ESD 二極體灌進對方電源的電流最大約 0.120 mA。

各電源軌電流（含湧入電流）
02468101205101520時間 msA

模型把每個穩壓器當成「跟著軟啟動斜坡走的理想電壓源」（內阻 1 mΩ），負載是電阻；沒有限流、沒有迴路動態、沒有電源軌之間的倒灌（倒灌請用跨電源域倒灌檢查器）。湧入電流＝C×V÷軟啟動時間＋V÷R，是軟啟動結束那一刻的值。控制線：接收端 IC 的輸入用兩顆 ESD 二極體（到它的電源、到地，IS＝1×10⁻¹⁴ A）代表；還沒上電的電源軌在模型裡被穩穩壓在 0 V，所以算出的拐點電壓是最低的情況。實際上沒上電的軌如果是浮接、負載很輕，灌進去的電流會把它墊高（倒灌），拐點會比這裡高——那一半請用跨電源域倒灌檢查器看。

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pseq
Br0 0 rp0 I = (1 > 0.5) && (v(rp0) < 1) ? 1000 : 0
Cr0 rp0 0 1 IC=0
Rr0 rp0 0 1e12
Bv0 src0 0 V = 1.8*min(v(rp0),1)
Vm0 src0 s0 0
Ro0 s0 out0 1m
Co0 out0 0 22u IC=0
Rl0 out0 0 10
Bp0 0 pt0 I = (v(out0) > 1.62) && (v(pt0) < 1) ? 1000 : 0
Cp0 pt0 0 1 IC=0
Rp0 pt0 0 1e12
Bg0 pg0 0 V = v(pt0) >= 0.999 ? 1 : 0
Bd1 0 dt1 I = (v(pg0) > 0.5) && (v(dt1) < 1) ? 2000 : 0
Cd1 dt1 0 1 IC=0
Rd1 dt1 0 1e12
Br1 0 rp1 I = (v(dt1) >= 0.999) && (v(rp1) < 1) ? 500 : 0
Cr1 rp1 0 1 IC=0
Rr1 rp1 0 1e12
Bv1 src1 0 V = 1.05*min(v(rp1),1)
Vm1 src1 s1 0
Ro1 s1 out1 1m
Co1 out1 0 100u IC=0
Rl1 out1 0 0.5
Bp1 0 pt1 I = (v(out1) > 0.9450000000000001) && (v(pt1) < 1) ? 1000 : 0
Cp1 pt1 0 1 IC=0
Rp1 pt1 0 1e12
Bg1 pg1 0 V = v(pt1) >= 0.999 ? 1 : 0
Br2 0 rp2 I = (v(pg1) > 0.5) && (v(rp2) < 1) ? 666.6666666666666 : 0
Cr2 rp2 0 1 IC=0
Rr2 rp2 0 1e12
Bv2 src2 0 V = 0.9*min(v(rp2),1)
Vm2 src2 s2 0
Ro2 s2 out2 1m
Co2 out2 0 470u IC=0
Rl2 out2 0 0.1
Bp2 0 pt2 I = (v(out2) > 0.81) && (v(pt2) < 1) ? 1000 : 0
Cp2 pt2 0 1 IC=0
Rp2 pt2 0 1e12
Bg2 pg2 0 V = v(pt2) >= 0.999 ? 1 : 0
Br3 0 rp3 I = (v(pg2) > 0.5) && (v(rp3) < 1) ? 500 : 0
Cr3 rp3 0 1 IC=0
Rr3 rp3 0 1e12
Bv3 src3 0 V = 1.8*min(v(rp3),1)
Vm3 src3 s3 0
Ro3 s3 out3 1m
Co3 out3 0 47u IC=0
Rl3 out3 0 5
Bp3 0 pt3 I = (v(out3) > 1.62) && (v(pt3) < 1) ? 1000 : 0
Cp3 pt3 0 1 IC=0
Rp3 pt3 0 1e12
Bg3 pg3 0 V = v(pt3) >= 0.999 ? 1 : 0
Rcl out0 sig 10k
Ccl sig 0 20p IC=0
Desd1 sig out3 DESD
Desd2 0 sig DESD
.model DESD D(IS=1e-14 N=1)
.tran 1.000e-5 2.000e-2 UIC
.end
什麼時候會用到、這頁在算什麼

電腦從待機到開機，各組電源要照晶片規定的順序一組一組起來，前一組 PG（電源好了）下一組才能開。這頁照你填的軟啟動時間、延遲、電容與負載，算出每一組到達門檻與 PG 的時間，以及每一組起來時的湧入電流。

什麼時候會用到
  • 檢查整串電源時序總共多久、有沒有超過晶片規定的上限
  • 確認湧入電流不會讓上游的電源或保險絲限流跳掉
  • 改了某一組的軟啟動或輸出電容，看後面每一組的時間怎麼跟著變
每一組電源起來時，都要先把自己的輸出電容充飽，所以會有一陣比平常大的電流。軟啟動越快、電容越大，這陣電流越大。
09 · LEVEL SHIFTER

一邊斷電時，另一邊的電會不會倒灌回去？

CPU 端被拉到 1.05 V（不確定區），有 7.45 µA 從 1.8 V 倒灌進斷電的 3.3 V 側。WAKE# 落在不確定區，CPU 可能把它當成「有人叫醒」。
1.8 V3.3 V 斷電＝0 VR7 100kR8 100kQ2　G＝1.8 V寄生二極體導通CPU 拉低Option 拉低CPU 1.05 VOption 0.75 V倒灌 7.45 µA：1.8V→R7→二極體→R8→3.3V
低不確定高
CPU 端 1.055 V，1.8 V 輸入門檻以 RP2040 datasheet Table 625 為例（VIL 0.63 V／VIH 1.17 V）
線的顏色代表電壓：越綠越高、灰色是 0 V。移動的點是電流在流，點跑越快電流越大；紅點是不該有的倒灌電流。
下面的長條是 CPU 讀到的電壓：落在「低」代表 CPU 認為 WAKE# 被按下，「不確定」代表結果看晶片當下狀況，可能誤判。
節點電壓
CPU 端（1.8 V 側）1.055 V
Option 端（3.3 V 側）0.745 V
1.8 V 電源輸出電流7.45 µA
3.3 V 電源輸出電流-7.45 µA

與命令列 ngspice 47 比對：8 種狀態的 CPU 端電壓最大差 3.5×10-7 V。

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levelshifter
V18 v18 0 1.8
V33 v33 0 0
R7 v18 cpu 100k
R8 v33 opt 100k
M2 opt v18 cpu cpu NM W=100u L=1u
DB2 cpu opt DB
Ropt opt 0 1000000000000
Rcpu cpu 0 1000000000000
.model NM NMOS(LEVEL=1 VTO=1 KP=50u IS=1e-18)
.model DB D(IS=1e-14)
.op
.end
什麼時候會用到、這頁在算什麼

雙 N-MOS level shifter 讓 1.8 V 的 CPU 和 3.3 V 的周邊互相傳 WAKE# 訊號。平常都正常，問題出在 3.3 V 側斷電、1.8 V 還有電 的時候：只用一顆 MOSFET，電會從寄生二極體漏過去；改成兩顆背對背，二極體方向相反，路就斷了。

什麼時候會用到
  • 1.8 V 的 CPU 和 3.3 V 的周邊互傳 WAKE#、PWRBTN# 這類訊號，用雙 N-MOS 轉電壓準位
  • 一邊先斷電時，確認不會倒灌、不會誤觸發喚醒
  • 評估只用一顆 MOSFET 還是要兩顆背對背
不同電壓的晶片不能直接接在一起，中間要一個「轉換器」（level shifter）。用 MOSFET 做的轉換器很便宜，但 MOSFET 裡面天生有一顆二極體；一邊斷電時，電可能從那顆二極體漏過去。這頁讓你切換四種電源狀態，看每個點的電壓。
11 · METHOD & LIMITS

每個模型從哪裡來、跟什麼比過、哪裡還不夠

模型來源怎麼驗的限制（還沒做到的）
突波產生器IEC 61000-4-5 標準簡化電路；元件值取自 YouSpice 公開範例（Cc 7.76 µF、Rs1 14.8 Ω、Rm 1.05 Ω、Lr 9.74 µH、Rs2 23.3 Ω）開路電壓、短路電流的波前與持續時間用第 3 版定義計算，對標稱值；4 kV 打 42／12／2 Ω 的峰值對 ST AN4275 Table 2容許範圍表未取得原文；未做第 3 版 18 µF 電容驗證法
耦合網路40 Ω 串聯（ST AN4275 對其他線對地的描述）；可加耦合電容（Teseq CDN 公開介紹有提到，容值未公開）可切換三種方式比較沒有原廠 CDN 的完整電路，耦合電容值是可調參數，不是實測
SIDACtorLittelfuse SIDACtor DO-214 datasheet（Rev. 01/06/14）p.142–143，P4500SCLHLRP：VS 530 V max @100 V/µs、IH 50 mA min、VT 4 V max @2.2 A、電容 25–65 pF、IPP 8/20 µs 400 A min、di/dt 500 A/µs max到 VS 一次閂鎖導通的開關＋30 pF；峰值電流對原廠 IPP 額定未用原廠 SPICE 模型；VS 是 100 V/µs 下的值，突波上升更快時實際觸發點可能更高（可用滑桿往上掃）；未模擬 IH 關斷；導通電阻是估計值；di/dt 尚未列入檢查
ESD 產生器150 pF／330 Ω（TI SLVA233A 提到的 human/metal model）＋一條擬合的快速放電支路打進 2 Ω 量第一峰、10–90% 上升時間、30／60 ns 電流，對 TI SLVA233A Table 2（p.3）快速支路是擬合等效電路，不代表實體結構；30 ns 點偏低 13.5%；規範原文未取得
TVS兩顆背對背崩潰二極體＋動態電阻＋電容＋封裝電感；預設值取自 TI TPD1E10B06 datasheet（Rev. G）參數由圖 5-3（TLP）擬合，再拿另一張量測圖 5-1（+8 kV 鉗位波形）獨立驗證；並檢查 §5.6 鉗位電壓上限圖是目測讀值（約 ±1 V）；低電流區的軟膝點只用直線近似；尖峰高度取決於走線電感
受保護 IC腳位電容＋內部 ESD 二極體（到 VDD 與地）—內部二極體導通電阻是估計值；VDD 當成理想電源
倒灌檢查器KiCad netlist 結構依 KiCad 原始碼 netlist_exporter_xml.cpp；電源域由 net 名稱推斷自建示範電路埋 3 個已知問題：3/3 抓到；另外 1 筆是同一條 SMBus 線的直連提醒（開汲極，屬保守提醒）；倒灌電流對手算 (V−0.6)/(R+Roff)只認名稱規則，推錯要手動改；多電源晶片不知道腳位屬哪個電源；Allegro／OrCAD 格式還不支援（沒有樣本檔）
上拉計算器TI SLVA689 式 (1)(6)；SMBus 3.1 的 VIL／VIH、tR 與 Note 7 量測範圍SLVA689 §4 例題：Rp(max)、Rp(min) 都對上；用 ngspice 在 Rp(max) 實跑，上升時間剛好等於 Fast mode 的上限（驗證式 5）匯流排電容當成一顆集中電容；沒有含走線傳輸線效應與裝置漏電流；SMBus 的 Rp 上限是我們推的
LDO 負載暫態行為等效模型（積分器控制的通過元件、上下不對稱增益、抗飽和下限、負載調整），以 TI TPS7A20 datasheet SBVS338H p.16–17 量測圖為基準圖 5-51、5-54 擬合 3 個參數；圖 5-53、5-52 的 3 個量測點獨立驗證，差 −9.5%～−11.5%從 0 mA 起跳做不到（−56%～−72%），最小負載擋 1 mA；只有 COUT＝1 µF 的量測，改電容是外推；換別顆 LDO 要重新擬合；圖是目測讀值
TDR／傳輸線ngspice 無損傳輸線（T 元件）三段＋負載 R∥C無損：對我們另外寫的反射（lattice）解析算法，4 項差 ≤0.002%；有損：波前衰減 e^(−Rℓ/2Z0) 與直流分壓 2 項，差 ≤0.054%；S 參數：ngspice 交流分析對 ABCD 矩陣解析，差 <10⁻¹⁰ dB有損模式只有直流導體電阻（沒有集膚效應、介質損耗、色散）；耦合（串音）在「串音」那頁；負載電容的情況沒有解析對照
串音2D 電場數值解算偶／奇模（帶狀線算好前用 Cohn 精確解暫代），拆成偶模、奇模兩段傳輸線交給 ngspice（2026-10-12 前用耦合線元件 CPL，偶奇模一樣快時會出錯）近端平台對 Kb＝(Ze−Zo)/(2(Ze+Zo))、遠端對一階近似、線長加倍遠端成正比，5 項差 ≤0.12%；場解另對 4 埠耦合微帶線範例檔（見成績單）沒有損耗與頻散；只算兩條線；帶狀線、防護地線、綠漆沒有；參數範圍 0.1 ≤ W/H、S/H ≤ 10
上電時序每條軌＝跟著軟啟動斜坡的理想電壓源（1 mΩ 內阻）＋輸出電容＋電阻負載；PG＝過門檻後再延遲PG 時間與湧入電流對解析解（延遲＋門檻×軟啟動＋PG 延遲；C×V÷tss＋V÷R），3 項差 ≤1.3%沒有穩壓器的迴路動態、限流、電源軌之間的倒灌；負載只有電阻
Bob Smith 終端單一對線的簡化：中心抽頭 → 75 Ω → 高壓電容 → 機殼同一電路在命令列 ngspice 47 跑過對照未含變壓器漏感與四對線並聯；結果看相對大小
雙 N-MOSngspice LEVEL 1 MOSFET，Vth 1.0 V（PJT138K datasheet 典型值）；寄生二極體用獨立二極體元件表示8 種狀態與命令列 ngspice 47 比對，最大差 3.5×10-7 VLEVEL 1 是簡化模型；CPU 輸入門檻以 RP2040 1.8 V IO 為例，實際要看該晶片的 datasheet
阻抗計算器我們自己寫的 2D 電場有限差分解（解截面 ∇·(ε∇φ)＝0，算有板材與全空氣兩次的每單位長度電容，換成阻抗與 εeff），銅厚、綠漆、梯形截面照實畫進去零厚度帶狀線對 Cohn 精確解；Polar AP8259 偏置帶狀線差動對對 Polar 商用場解與測試板 TDR 實測；含銅厚對 scikit-rf 公開實測微帶線（見成績單）綠漆與梯形同時（這版只算綠漆）、旁邊有防護地或鋪銅、頻率相關的損耗與頻散；微帶線常用公式對照暫時拿掉，等照論文原文重寫
差動對 skew時域：ngspice 兩條獨立的無損傳輸線（P 線多 δ 的延遲）；頻域：|Sdd21|＝|cos(πfδ)|、|Scd21|＝|sin(πfδ)|；限制值照 TI SLLA414Angspice 對解析式（見成績單）兩條線之間的耦合、損耗、繞線彎角本身的延遲差
過孔殘段兩段理想傳輸線（通過段＋開路殘段），ngspice 交流分析掃 0～40 GHz對 ABCD 矩陣解析；趨勢對 Multek 2011 IPC APEX 公開實測（該文沒有逐點數字，未進成績單）過孔阻抗要自己填（3D 參考：鑽孔 0.25 mm、εr 3.8、地平面厚 0.035 mm，反焊盤 0.5／0.6／0.8 mm（平面每 0.15 mm）量到 35／40／46 Ω，平面每 0.25 mm 時 42 Ω；同軸公式只估 21／27／36 Ω，低估 23～40%；過孔裡的波速也比 √εr 估的慢約 1.3～1.5 倍）、板材損耗、相鄰過孔耦合、焊盤電容；未修正的四分之一波長值不能當安全邊際
電源阻抗 PDN穩壓器（R＋L）並聯最多 4 組去耦電容（C＋ESR＋ESL＋安裝電感），ngspice 交流分析 1 kHz～1 GHz；可貼原廠 SPICE 模型ngspice 對複數阻抗解析；三參數電容模型與原廠模型各自對 Murata 公開量測核對（只列誤差，量測值依條款不放）電源與地平面、封裝與晶片內部電容、MLCC 直流偏壓、穩壓器迴路響應；三參數模型在自諧振附近差 21～61%
DC-DC 降壓TI SLVA477C（漣波電流、峰值電流、輸出漣波）與 SLVA390A（導通損耗、DCR、效率）；ngspice 理想同步降壓開關模擬ngspice 對 SLVA477C 公式；效率推算對 SLVA390A Table 1 的 TPS54620 實測 6 個電流點（差 −0.8～−1.5 個百分點）回授與穩定度（開迴路）、輕載不連續與省電模式、輸入電容與輸入漣波、EMI；RθJA 依 PCB 而定
讀入 S 參數／眼圖Touchstone 檔反 FFT 成脈衝與步階響應（TDR）；眼圖用單一位元脈衝響應疊加 PRBS7自己匯出的檔讀回一致；scikit-rf 公開實測微帶線與共面波導、Qucs 4 埠耦合線範例檔；眼圖對解析值與直接模擬整串 PRBS時間解析度受檔案頻寬限制；缺低頻資料的檔不能用；驅動端理想線性，沒有抖動、雜訊與等化器
IBIS 驅動器IBIS Version 8.0 規格（ibis.org）：讀 typ／min／max 三欄的 I-V 表、V-T 波形、C_comp、[Voltage Range]、[Package]；用同一邊緣兩條不同治具的波形，在晶粒節點寫電流平衡解出上拉／下拉切換係數（規格沒規定演算法，自己推）；B 電源查表交給 ngspiceIBIS I/O Buffer Accuracy Handbook §4.3 的做法：拿自己寫的電晶體級示範驅動器抽出 IBIS，兩者接到建模沒用過的三種負載比負載端 50% 延遲（typ、min、max 三角落 18 項＋另一顆性質不同的驅動器 6 項，差 −2.6%～+0.9%）；另外接回建模治具，跟表格最大差 <7.4 mV高阻抗治具（如 2 kΩ）的原廠檔：波形與 I-V 表在直流的小差會被放大成係數偏離 0～1（頁面會檢查並寫出）；沒有差動、[Driver Schedule]、預強調、IBIS-AMI、多組電源；每個邊緣要兩條波形；還沒拿原廠 IBIS 對原廠量測
插入損失預算導體：2D 電場數值解＋Wheeler 增量電感法（Pozar《Microwave Engineering》3.7 節）；粗糙度：Hammerstad–Jensen（Polar AP8203 eq.2）、Huray（Huray 2010 eq.9）、Cannonball（Lamsim／Polar AP8203 eq.5～7）；介質：Djordjevic–Sarkar（IEEE Trans. EMC 2001；以 scikit-rf 交叉核對）；額度：USB-IF《USB 3.1 Channel Loss Budgets》與 2019《USB4 Cable Electricals and System Design》（usb.org 公開下載）；PCIe Gen5 用 Electronic Design 的 Astera Labs 文章（2023）、Gen6 用 Tektronix 白皮書；PCIe Gen3／4 的主機板額度與溫濕度加成請照你手上的規格填（PCI-SIG 原始簡報查不到公開版，不引用）置中帶狀線導體損耗對 Pozar 式 3.198／3.199，三組差 0.5～3.9%；同一條帶狀線對 openEMS 3D（實心導體、代用導電率）網站高 1.4～2.8%；微帶線導體損耗用同樣做法對 openEMS 3D 網站高 2.8～4.4%（1 GHz 外插後約 5.2%）；微帶線介質損耗對 openEMS 3D 網站高 0.8%；scikit-rf 公開實測微帶線（MSL100／200 相減）只用 1 GHz 反推 εr 與 Df，預測 3／5 GHz 的損耗（誤差見成績單）；過孔用過孔殘段頁的 ABCD 解析綠漆、輻射、反射漣波、串音、微帶線的幾何頻散沒算（頻散公式的原始論文還沒取得）；連接器與 AC 電容只能填 Nyquist 值；粗糙度參數沒有實測可對（高頻三種模型差很多）；Gen6 額度只有廠商來源；USB 封裝損耗要自己填；只看損耗預算不等於通道合規（PCI-SIG 簡報原話的意思：要用統計模擬器跑 S 參數）
磁珠濾波磁珠用 Rdc 串 L∥R∥C 三元件近似（ADI《Ferrite Bead Demystified》的做法；預設 TE BMB2A1000LN2 零偏壓參數取自該文圖 1～2）；電容 C＋ESR＋ESL；頻域複數阻抗分壓增益峰對二階 RLC 封閉解、整條曲線對 ngspice .ac 逐點，4 項差 ≤0.11%對 ADI 公開量測（讀圖）：峰頻低 14%；峰高在源阻抗當 0 時多 12 dB，若源阻抗約 2 Ω 可解釋（此值由量測反推、不計分；TDK 磁珠 S 參數量測顯示磁珠本身跟簡易模型一致）；磁珠直流偏壓只用「電感剩幾 %」近似；電容直流偏壓與溫度沒算；ADI 文章原文 PDF 從這邊打不開，參數取自轉載版（Power Systems Design）
輸出電壓公差VOUT＝VREF(1＋R1/R2)＋IFB·R1；最壞情況把每項誤差的上下限所有組合都算一次；RSS 用各項靈敏度；蒙地卡羅固定亂數種子最壞情況對封閉式、蒙地卡羅標準差對 RSS（常態與均勻）、TI SSZT815 兩個算例、Sachs 分壓比算例（旁證），8 項差 ≤0.84%沒有算穩壓器的負載／線調整與迴路漣波、焊接與老化漂移；電阻出廠分布沒有原廠公開說明，兩種假設都給；TI 算例用線性近似，這頁算全部組合，所以差約 0.8%
晶振負載電容CL＝C1·C2/(C1＋C2)＋Cs、gm_crit＝4·ESR·(2πF)²·(C0＋CL)²、驅動功率 DL＝ESR(πF·Ctot·Vpp)²/2（ST AN2867 Rev 10 §3.3～3.5，從 Raltron 轉載版讀）；頻率偏移與靈敏度（Raltron《Crystal Mini Primer》式 1.4、1.7）；預設晶振 Abracon ABM8、Micro Crystal CM7V-T1A（datasheet 數值）ST AN2867 與 Raltron 的 6 個算例，6 項差 ≤1.6%（ST 的 gm_crit 原文只取兩位有效數字）晶片 gm 要自己查晶片 datasheet；ABM8 沒給動態電容（5 fF 是估計）；沒算溫度漂移與老化；負阻要實測（ST 的串聯電阻法）
走線載流與溫升IPC-2221 公式 I＝k·ΔT^0.44·A^0.725（A 用 mil²，外層 k 0.048、內層 0.024）；並列 Brooks & Adam 2015 依 IPC-2152 數據擬合的式子（外層一組、內層依銅厚）；電阻用退火銅電阻率與溫度係數擬合式對論文自己給的數字（內層 2 oz 圖上 100 °C 那一點、外層熱模擬 96 °C），2 項差 ≤17.3%；IPC-2221 對熱模擬那列是示範公式本身的偏差，不計入單一孤立走線、靜止空氣；鄰近走線、過孔、銅皮與平面層散熱、氣流都不算；擬合式只在論文有數據的銅厚與線寬內，超出不外推；IPC-2221 原圖只到 35 A、400 mil、溫升 10～100 °C、0.5～3 oz
走線熔斷電流Onderdonk 公式（絕熱：熱完全散不出去）33.5·(I/A)²·t＝log10((1083−Ta)/(234＋Ta)＋1)，Ta 20 °C 時 t＝0.0346·(A/I)²；另列 Brooks & Adam 2015 熱模擬的實際倍數（只有論文的六組）常數對銅的物性自己積分推一次、論文例題（103 mil²、1 秒），2 項差 ≤0.82%不算散熱，所以對「故障時撐得住」是保守的、對「拿走線當保險絲」是反的；超過 10 秒不準；比熱隨溫度上升、相鄰走線、過孔都不算；倍數表不內插
開關節點 RC 緩衝器LC 共振：(f1/f2)²＝(Cp＋Cs)/Cp → Cp＝Cs÷((f1/f2)²−1)，Lp＝1/((2πf1)²·Cp)，Z＝√(Lp/Cp)，建議 R＝Z、C 取 Cp 的 1～4 倍，電阻功耗 C·Vin²·fsw（ROHM 應用筆記、TI 論壇附件的方法）ROHM 實測例題（Cp、Lp、Z、功耗），4 項差 ≤0.30%；TI 論壇例題只列誤差等級；ngspice 兩列跟公式同一套物理，不計入寄生當成一組集中 L、C；振鈴幅度兩家都沒給數字，只驗頻率關係與建議阻值；實際要在板子上量波形確認
湧入電流I＝C·0.8·VIN／tR（TI TPS22918 資料表算例）；CT 換算用 TPS22918／TPS22965 資料表近似式；直接接電容用串聯 RLC 解析解，峰值上限 V／(R＋ESR)（Vishay OS-CON）；保險絲 I²t 與降額（Vishay 文件 50092）TI 算例、Vishay 兩個算例，與 TI SLVA670A 三組實測（兩組實測高約 12%、一組低 4%，低的那組原因判不了，可能是電容實際容值（陶瓷電容加直流偏壓後容值會變小）、電流探棒頻寬或上升時間讀值），7 項差 ≤12.4%沒有算電源本身的限流、MOSFET 的 SOA、熱插拔控制器的功率限制；CT 近似式跟資料表的表差 4～16%；保險絲降額要看各廠曲線
數字有變過的地方（對舊截圖時請看這裡）

2026-10-13 v7.53：差動對 skew 頁：USB3／PCIe 的對內長度差上限仍是 5 mil，出處改成非原廠應用筆記的公開文件（LattePanda Mu USB 3.2 設計指南、congatec AN53），並註明這是業界經驗值、USB-IF／PCI-SIG 規範原文沒有這個長度；DisplayPort／HDMI 不再提供預設上限，請填你的晶片廠或規範給的值（API 的 diff_skew 新增 lim 參數，沒帶時 limit_ps 回 null），所以選 DP／HDMI 的舊截圖判定會不同。阻抗頁與串音頁：同時填綠漆與蝕刻梯形時，結論句改成照實寫「有綠漆時截面以矩形計」（數值沒變，以前句子寫成梯形）。阻抗算法修正：梯形截面的斜邊格線改成跟走線厚度對齊（原本斜邊切成會隨網格跳的階梯），單線的計算也修正（原本梯形內縮分攤錯、計算邊界太近）。有填蝕刻（梯形）時數字會跟上一版不同，用 JLCPCB 4 層／6 層疊構實算：單端微帶 +0.27～+0.38%、帶狀線 +0.24～+0.66%、差動對 −0.53～−0.99%；阻抗頁蝕刻填 0 的結果不變；插入損失頁單端微帶的矩形也會小幅變（例如 53.70→53.85 Ω，往阻抗頁的值靠），導體損耗小幅下降（約 0.1～0.3%）。串音頁：算法改成偶模、奇模各一段無損傳輸線再接回兩條實體線（原本用 ngspice 的耦合線元件，偶模奇模一樣快時它分不開兩個模態），所以串音結果會變，例如微帶線 20 mm、50 ps 的遠端由 45.7 mV 變成 43.2 mV（約 −6%），舊截圖會對不上。IBIS 讀入：重建波形的取樣改成「波形表的時間點加上均勻 400 點」，驗證用的負載也加了漏電阻，所以上傳 IBIS 重建出來的波形與眼圖會跟舊版不同。成績單新增「阻抗計算器 vs 主流板廠線上計算器」65 列；另有 8 列倒灌檢查器的「人工判讀（自建示範）」不計進驗證總數；TI 對照的列只顯示誤差等級（<0.5%、0.5～1%、1～3%、>3%），不列誤差數值。

2026-10-10 v7.7：插入損失預算：PCI-SIG 兩份簡報在官網查不到公開版，網站上出自它們的數字拿掉——PCIe Gen3／4 的主機板額度改成自己填（新增「主機板額度」欄），PCIe Gen5 改引 Electronic Design 公開文章（總 36 dB、主機板最壞 16 dB，數字不變），每吋損耗代表值表與溫濕度加成百分比拿掉。預設介面從 PCIe 4 改成 PCIe 5，所以預設的判定跟舊截圖不同。USB 的出處都改附 usb.org 公開網址與頁碼。

2026-10-10 v7.6：電源阻抗 PDN 頁拿掉 5 個 Murata 料號的預設參數（從 Murata 量測檔抽出的值；Murata 使用條款禁止轉散布或重製資料），預設改成示範用整數（10 µF／1 µF／0.1 µF），所以預設的阻抗曲線和判定跟舊截圖不同。成績單 c1～c5 改成「以實測為 100%」顯示，誤差不變。

2026-10-10 v6.5：阻抗計算器不再顯示微帶線的公式對照欄（Hammerstad–Jensen、Kirschning–Jansen），串音頁的微帶線也不再用公式暫代，一律等 2D 數值解；原因：這兩套公式的程式實作來源要照論文原文乾淨重寫，重寫好再加回來。主答案本來就是數值解，數字不變；成績單因此少了「數值解對這兩套公式」的 5 列。先前「常用公式在細間距時高估約 12%」的發現仍然成立（那是拿公式結果對我們的數值解與 Polar 實測得出的）。另外插入損失頁的微帶線頻散還沒算，同樣等原始論文。

2026-10-10 v3.9：串音頁的阻抗從耦合線公式改成 2D 電場數值解（公式在細間距時不算銅厚）。預設情境（線寬、間距 0.15 mm、銅 35 µm）因此改變：差動阻抗 107.0 → 約 94 Ω、近端串音 5.34% → 約 5.9%、遠端串音 19.28% → 約 27.9%。

2026-10-10 v3.6：讀入 S 參數檔時，埠口一進去就不連續的檔，TDR 原本只讀到一半反射，已修正；實測微帶線那項由 47.69 Ω 更正為 48.46 Ω。

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